| 主权项 |
1.一种具有高触发电流之静电放电(electrostaticdischarge,ESD)防护电路,包含有:一半导体控制整流器(semiconductor controlled rectifier,SCR) ,包含有一阳极(anode)、一阳闸极(anode gate)、一阴闸极(cathode gate)以及一阴极(cathode),其中该阳极耦接至一第一接合焊垫(pad),该阴闸极与该阴极耦接至一第二接合焊垫;以及具有MOS(metal on semiconductor)结构之一双载子接面电晶体,具有一集极以及一射极;其中,该集极与该射极其中之一仅仅耦接至该阳闸极,该集极与该射极其中之另一耦接至该第二接合焊垫。2.如申请专利范围第1项之ESD防护电路,其中,该SCR系为一侧向SCR,设置于一基体的表面。3.如申请专利范围第1项之ESD防护电路,其中,该双载子接面电晶体系寄生于一闸接地(gate-grounded)NMOS(N-typeMOS)电晶体之内,该集极系为该GGNMOS之一汲极,该射极系为该GGNMOS之一源极。4.如申请专利范围第1项之ESD防护电路,其中,该双载子接面电晶体系寄生于一PMOS(P-type MOS)电晶体之内,该PMOS具有一闸极耦接至该PMOS之一源极 ,该集极系为该PMOS之一汲极,该射极系为该GGNMOS之该源极。5.如申请专利范围第1项之ESD防护电路,其中,该第一接合焊垫与该第二接合焊垫其中之一系做为一电源线,另一系作为输出入埠。6.一种ESD防护电路,包含有:一侧向SCR,包含有:一第一导电型之一基体;一第二导电型之一井区,形成于该基体上;该第一导电型之一第一掺杂区,设于该井区上;以及该第二导电型之一第二掺杂区,设于该基体上;以及一闸接地NMOS,包含有;一汲极,仅仅耦接至该侧向SCR之该井区;以及相耦接之一源极以及一闸极;其中,该第一掺杂区耦接至一第一接合焊垫,该基体、该第二掺杂区、该源极以及该闸极耦接至一第二接合焊垫。7.如申请专利范围第6项之ESD防护电路,其中,该侧向SCR另包含有该第一导电型之一第三掺杂区,该基体系透过该第三掺杂区耦合至该第二接合焊垫。8.如申请专利范围第6项之ESD防护电路,其中,该侧向SCR另包含有该第二导电型之一第四掺杂区,设于该井区内,该井区系仅仅透过该第四掺杂区耦接至该闸接地NMOS之该汲极。9.如申请专利范围第7项之ESD防护电路,其中,该第四掺杂区系包围该第一掺杂区。10.如申请专利范围第7项之ESD防护电路,其中,该侧向SCR另包含有该第一导电型之一第三掺杂区,设于该基体上,该第二掺杂区系位于该第三掺杂区与该井区之间,该基体系透过该第三掺杂区耦合至该第二接合焊垫。11.如申请专利范围第8项之ESD防护电路,其中,该第一掺杂区、该第二掺杂区、该第三掺杂区以及该第四掺杂区大致上彼此相平行的放置于该基体上。图式简单说明:第1图为一传统的SCR之剖面图;第2图为第1图中之传统SCR的电压电流图;第3图为本发明之ESD防护电路的剖面图;第4图为第3图中的SCR的一种布局图;第5图为第3图中的等效元件连接电路图;第6图为第5图中的电路图之相对应的电压电流曲线图;第7图为本发明之另一ESD防护电路的剖面图;第8图为第7图中的SCR的一种布局图;以及第9图为一以PMOS实施的ESD防护电路示意图。 |
