| 主权项 |
1.一种具有沟渠之半导体装置,其系在半导体基板的主表面上,元件和沟渠均呈相互交错地配置,并且与上述沟渠呈相互交错所配置的多数件的上述元件之每一元件,均具有可在相同工作模式下启动的结构,且用来埋入上述沟渠的绝缘膜,系在上述元件中产生最大电场之pn接面附近,或比上述pn接面更浅之处,未具有间隙。2.如申请专利范围第1项之具有沟渠之半导体装置,其中上述沟渠的宽深比为10以上。3.如申请专利范围第1项之具有沟渠之半导体装置,其中上述沟渠的深度为5m以上。4.如申请专利范围第1项之具有沟渠之半导体装置,其中上述元件具有:第1导电型的第1杂质区,形成于以相互邻接的沟渠所夹住的台面部分中一方侧面上;第2导电型的第2杂质区,形成于上述台面部分的另一方侧面上,且为与上述第1杂质区构成pn接面;以及第2导电型的第3杂质区,形成于上述第1杂质区的上述主表面侧之至少一部分上。5.如申请专利范围第4项之具有沟渠之半导体装置,其中上述第3杂质区,系绝缘闸极场效电晶体的主体部;上述元件中产生最大电场的上述pn接面,系由上述第3杂质区和上述第1杂质区所构成。6.一种具有沟渠之半导体装置之制造方法,其包含:将沟渠形成于半导体基板的主表面上之步骤;将第1绝缘膜以单次或其分为多数次地成膜于上述半导体基板的主表面上以利埋入上述沟渠内之步骤;对上述第1绝缘膜予以异向性蚀刻,藉以形成可到达上述第1绝缘膜的上述沟渠内之开口,可使上述第1绝缘膜的上述开口上端角落部成为比上述沟渠上端角落部小陡度的斜面,并减少上述半导体基板的主表面上之上述第1绝缘膜厚度之步骤;以及将第2绝缘膜以单次或其分为多数次地成膜于上述半导体基板的主表面上以埋入上述开口内之步骤。7.如申请专利范围第6项之具有沟渠之半导体装置之制造方法,其中,以如下之顺序反覆进行二次以上:形成上述第1绝缘膜之步骤;对上述第1绝缘膜予以异向性蚀刻之步骤;以及沉积上述第2绝缘膜之步骤。8.如申请专利范围第6项之具有沟渠之半导体装置之制造方法,其中上述第1及第2绝缘膜,均系由以化学气相沉积法所形成的氧化矽膜、氮化矽膜以及氧化矽膜和氮化矽膜的混合膜当中任选之一种。9.如申请专利范围第8项之具有沟渠之半导体装置之制造方法,其中在完成以上述第1绝缘膜来埋入上述开口之前,或在完成以上述第2绝缘膜来埋入上述开口之前,提早对上述沟渠内的绝缘膜以物理性或化学计量性地进行细致化而降低应力,并进行烧结处理,以便抑制因后续步骤的热处理所致的应力发生。10.如申请专利范围第9项之具有沟渠之半导体装置之制造方法,其中上述烧结处理,系以800℃以上之温度,而在水蒸气环境、燃烧氧化环境或高氧分压比环境下所进行。11.如申请专利范围第9项之具有沟渠之半导体装置之制造方法,其中上述烧结处理的温度,系比后续步骤中所使用的任何温度还高之温度。图式简单说明:图1为本发明实施形态1中的具有沟渠之半导体装置的结构之示意剖面图。图2为用来说明本发明实施形态1中的具有沟渠之半导体装置上所形成的各元件结构皆系可在相同工作模式下启动之图式。图3至图6均为依步骤顺序显示本发明实施形态2的具有沟渠之半导体装置的制造方法之示意剖面图。图7为显示当CVD氧化膜封塞时应力集中在其开口部状态之图式。图8为用来说明在CVD氧化膜尚未封塞开口部状态时应力亦未有集中之图式。图9为显示在CVD氧化膜封塞开口部状态中的各部分薄膜厚度关系之图式。图10至图17均为依步骤顺序显示本发明实施形态4的具有沟渠之半导体装置的制造方法之示意剖面图。图18与图19均为依序步骤显示先前技术的具有沟渠之半导体装置的制造方法之示意剖面图。 |
