| 主权项 |
1.一种数位资讯处理系统,包括:一印刷电路板;一滙流排具有一第一端与一第二端;一第一与一第二插座位于该滙流排之该第一与该第二端之间,该第一插座位于接近该滙流排之该第一端以及该第二插座位于接近该滙流排之该第二端,而该第一与该第二插座在该印刷电路板上与该滙流排达成串联;一第一模组包括复数个积体电路装置,用以插入该第一插座;一端点电压在该印刷电路板上提供;以及一第二模组包括一端点装置耦接至该端点电压,用以插入该第二插座,而该端点装置在该第二模组上终结该滙流排。2.如申请专利范围第1项所述之数位资讯处理系统,更包括一晶片组耦接至该滙流排之该第一端。3.如申请专利范围第2项所述之数位资讯处理系统,其中该晶片组控制该些积体电路装置。4.如申请专利范围第3项所述之数位资讯处理系统,其中该些积体电路装置包括复数个记忆体装置。5.如申请专利范围第1项所述之数位资讯处理系统,其中该端点装置包括一电阻。6.如申请专利范围第1项所述之数位资讯处理系统,其中该端点装置包括一电容。7.如申请专利范围第1项所述之数位资讯处理系统,更包括一其它端点装置耦接于该端点电压与该滙流排之该第二端之间。8.一种数位资讯处理系统,包括:一印刷电路板;一模组滙流排包括复数条讯号线,各该些讯号线具有一第一端与一第二端;一第一与一第二插座位于该些讯号线之该些第一与该些第二端之间,该第一插座位于接近该些讯号线之该些第一端以及该第二插座位于接近该些讯号线之该些第二端,而该第一与该第二插座在该印刷电路板上与该些讯号线达成串联;一第一模组包括复数个积体电路记忆体装置,用以插入该第一插座,而该些积体电路记忆体装置需要一单一并联端点;端点电压在该印刷电路板上提供;复数个第一端点装置各别的耦接于该端点电压与该些讯号线之该些第二端点之间;以及一第二模组包括复数个第二端点装置耦接至该端点电压,用以插入该第二插座,而该些第二端点装置在该第二模组上终结该些讯号线。9.如申请专利范围第8项所述之数位资讯处理系统,更包括一记忆体控制器耦接至该些讯号线之该些第一端。10.如申请专利范围第9项所述之数位资讯处理系统,其中各该些积体电路记忆体装置与该记忆体控制器具有一Rambus晶片介面。11.如申请专利范围第8项所述之数位资讯处理系统,其中该些第二端点装置包括复数个电阻。12.如申请专利范围第8项所述之数位资讯处理系统,其中该些第二端点装置包插复数个电阻与电容。图式简单说明:第1图其所绘示为由Rambus公司所提出之具有高频宽晶片介面技术之模组滙流排系统;第2图其所绘示为第1图模组滙流排更仔细的方块图绘示;第3图其所绘示为Rambus系统具有单一并联端点的主机板插座连接绘示图;第4A与4B图其所绘示为RIMM中讯号传递绘示图;第5图其所绘示为使用C-RIMM达成Rambus通道内讯号连续。第6图其解释具有三个插座以及插入四个装置之RIMM在Rambus系统上之讯号失真机制绘示图;第7A图其所绘示为第6图系统中第一插座上的第一RDRAM装置之资料讯号时间关系绘示图;第7B图其所绘示为第一个装置在第6图上的第一RIMM插座之波形绘示图;第8A图其所绘示为第6图系统中第一插座上的第四RDRAM装置之资料讯号时间关系绘示图;第8B图其所绘示为第四个装置在第6图上的第一RIMM插座之波形绘示图;第9图其所绘示为第6图系统中之时脉与讯号波形图;第10图其所绘示为本发明之第一实施例具有端点装置之C-RIMM;第11图其所绘示为本发明之第二实施例具有端点装置之C-RIMM;第12图其所绘示为本发明之第三实施例具有端点装置之C-RIMM;以及第13图其所绘示为第10至第12图系统中具有一个C-RIMM之时脉与讯号波形图。 |
