多处理器系统之逻辑位址滙流排架构

摘要

一种逻辑汇流排架构系使用主动式装置来实施由一多处理单元电脑系统之主体内的一具体位址/指令汇流排所执行的功能。此逻辑汇流排可减少电子式负载以及其相关的频率限制，其特征是使连接至此汇流的具体位址/指令汇流排(如多个系统源处理单元)增加。来自处理单元的位址/指令汇流排系个别地或成组地与一位址再广播(rebroadcast)装置之埠(port)连接，此装置同时可接收来自电脑系统仲裁器之汇流排主控单元(master)资讯。因为在信号真正在不同的处理单元之位址/指令汇流排上传输之前可获得仲裁器之资讯，故可选择性地架构在上述位址再广播装置内的双向信号路径，以使仲裁器所定义的处理单元之间的主控-从属信号流匹配。在一埠上接收来自主控处理单元的位址/指令信号，然后以仅具闸极传送延迟的方式经另一埠而再广播至其他的处理单元。该位址再广播装置中埠方向的再建(Reconfiguration)是由仲裁器在每指派一个新的汇流排主控单元时完成，该位址再广播装置不仅能减少汇流排之负载，并能帮助以埠选择地隔离处理单元，以做错误测试等之用。

主权项

1.一种用以交互连接多处理单元的位址再广播装 置,包含: 多个双向埠,分别与多处理单元与一记忆体系统之 位址线连接; 用以接收来自辨识该多处理单元之滙流排主控单 元之一仲裁器之资讯之装置;和 用以互连该双向埠之启动连结之装置,以便该多处 理单元的位址线接收一来自已辨识的主控处理单 元之位址线的位址,并将该收到的位址透过除了连 结至辨识主控处理单元之埠以外之双方埠再广播 。2.如申请专利范围第1项之装置,其中用以启动连 结之装置使用多工器。3.如申请专利范围第1项之 装置,尚包含: 一抑能装置,用以响应于侦测到第一处理单元之操 作误差而选择性地抑能一埠,以隔离该第一处理单 元的位址线。4.如申请专利范围第2项之装置,其中 该用来启动连结之装置包括双向埠,该埠能用以在 连接至该埠之位址线上接收和再广播位址,此双向 埠的操作方向由该仲裁器提供之资讯而来。5.如 申请专利范围第3项之装置,其中该用来启动连结 之装置包括双向埠,该埠能用以在连接至该埠之位 址线上接收和再广播位址,此双向埠的操作方向由 该仲裁器提供之资讯而来。6.如申请专利范围第4 项之装置,其中该辨识主控处理单元的资讯能致能 连接至已辨识的主控处理单元之位址线的埠接收 位址且能使与主控处理单元连接之外的埠再广播 由该主控处理单元位址线上所收到的位址。7.如 申请专利范围第5项之装置,其中该辨识主控处理 单元的资讯能致能连接至已辨识的主控处理单元 之位址线的埠接收位址且能使与主控处理单元连 接之外的埠再广播由该主控处理单元位址线上所 收到的位址。8.一种用以操作一逻辑滙流排以在 多资料处理单元之间通讯信号之方法,该方法系用 于一具有多资料处理单元的系统中,该方法包含下 列步骤: 接收辨识该多处理单元之一为主控处理单元的仲 裁资料,以作为逻辑滙流排的输入; 在与该已辨识的主控处理单元连接的逻辑滙流排 之一埠内,建立一可接收来自该已辨识的主控处理 单元之信号的操作模式; 在与其他处理单元连接的逻辑滙流排之埠内,建立 一可选择性地再广播来自该已辨识的主控处理单 元的信号之操作模式;和 在对应的逻辑埠上接收来自该已辨识的主控处理 单元之信号,并经由逻辑滙流排之与其他处理单元 连接的埠,再广播该信号。9.如申请专利范围第8项 之方法,其中信号再广播是利用来自与该已辨识的 主控处理单元连接之埠上的信号,由多工器选择之 。10.如申请专利范围第8项之方法,尚包含下列步 骤: 响应于侦测到与第一埠连接的处理单元之操作误 差,而抑能该逻辑滙流排的第一埠。11.如申请专利 范围第9项之方法,尚包含下列步骤: 接收辨识该多处理单元之一新单元为一主控处理 单元的资料,以作为逻辑滙流排之输入,该新的处 理单元不同于前一个处理单元。12.如申请专利范 围第10项之方法,尚包含下列步骤: 接收辨识该多处理单元之一新单元为一主控处理 单元的资料,以作为逻辑滙流排之输入,该新的处 理单元不同于前一个处理单元。图式简单说明: 图1所示为使用一资料十字杆开关的通式多处理器 电脑系统之方块图。 图2所示为架构如同一主动逻辑滙流排之位址再广 播晶片之图式。 图3例示在使用图2之电脑系统的一特例时可能出 现的不同波形。