| 摘要 |
一种记忆体系统，包含一个或更多个记忆体单元，各该记忆体单元包含一个或更多个记忆体装置与并行互连(parallel interconnect)。该系统亦包含记忆体控制器，该记忆体控制器可控制该记忆体控制器与该等记忆体单元之间的资料传输(data transfer)。该记忆体系统复包括一个或更多个缓冲器单元(buffer unit)，该等缓冲器单元系经由该并行互连耦接至该等记忆体单元。该等缓冲器单元之各者系经由各别的串行互连(serial interconnect)耦接至该记忆体控制器。各缓冲器单元可回应从该记忆体控制器接收命令信息(command information)而接收从该记忆体控制器经由该各别的串行互连来的资料以及亦将该资料经由该并行互连传送至该等记忆体单元。该记忆体控制器可复藉由依据从该等缓冲器单元所接收的信息调整传送的资料之讯号特性，来非对称地控制该记忆体控制器与该等缓冲器单元之间的资料传输。 |
