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<p>래치회로는 소정 지연량만큼 클럭 신호 CLK 를 반전시키는 지연 반전기 회로(1), 클럭 신호가 제 1 논리 레벨에 있는 기간동안에 래치회로의 제 1 노드 A 와 제 2 노드 B 를 소정 전위로 프리차아지시키는 프리차아지 회로, 클럭 신호 CLK 와 지연 반전기 회로의 출력 신호 iCLK 가 제 2 논리 레벨에 있는 제 1 기간 동안에 입력 신호 DIN 에 응답하여 상기 제 1 노드 A 와 상기 제 2 노드 B 사이의 전위차를 제공하는 제 1 증폭기 회로, 상기 클럭 신호가 제 2 논리 레벨에 있는 기간동안에 상기 제 1 노드와 제 2 노드 사이의 전위차를 증폭하는 제 2 증폭기 회로, 및 상기 제 1 및 제 2 노드의 전위에 따라 설정 및 재설정되는 플립-플롭 회로를 구비한다.</p> |
