| 摘要 |
<p>본 발명은 고속동작 시 데이터 스큐에 따른 불안정한 데이터 밴드위스로 인해 파이프래치에 데이터가 잘못 저장되는 것을 방지하여 메모리의 신뢰도를 높이기 위한 것으로서, 이를 위한 본 발명은 글로벌입출력라인을 통해 전달된 메모리 셀로 부터의 데이터를 저장하는 다수의 파이프래치와, 상기 글로벌입출력라인과 상기 파이프래치와의 연결을 제어하는 파이프래치입력제어부와, 상기 파이프래치와 출력드라이버와의 경로를 제어하는 파이프카운트신호생성부를 포함하여 데이터의 출력을 제어하는 반도체메모리장치에 있어서, 상기 파이프래치입력제어부는, 제1제어신호와 글로벌입출력라인신호를 조합하여 패스게이트를 제어하는 패스게이트제어신호를 생성하는 패스게이트제어신호생성부; 상기 패스게이트제어신호를 입력으로 하여 상기 글로벌입출력라인과 파이프래치와의 연결을 제어하는 상기 파이프래치제어신호를 제어하는 제2제어신호를 생성하는 제2제어신호생성부; 상기 제1제어신호와 상기 패스게이트제어신호에 응답하여 순차적으로 활성화되는 다수의 제3제어신호를 생성하는 제3제어신호생성부; 및 상기 제1제어신호, 제2제어신호 및 상기 다수의 제3제어신호를 입력으로 하여 상기 글로벌입출력라인과 파이프래치와의 연결을 제어하는 파이프래치제어신호를 생성하는 파이프래치제어신호생성부를 포함하여 이루어지는것을 특징으로 한다.</p> |
