| 主权项 |
1.一种用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,具有:一MOSFET选择电晶体,该MOSFET选择电晶体具有一汲极区及一源极区于一半导体基板纵列(3)中,一电流通道,该电流通道以垂直方向延伸于该汲极与源极区之间且其可藉所配置之一控制闸极电极(10)予以致动;一电容器,其系堆叠于该MQSFET选择电晶体下方且电性地连接于该半导体基板纵列(3)中之该源极区;一金属位元线(20),其系位于该MOSFET选择电晶体上方且系电性地连接于该半导体基板纵列(3)中由一金属字元线(9)所界定之该汲极区,该金属字元线(9)直接地电性接触该MOSFET选择电晶体之该控制闸极电极(10),该金属字元线(9)相对于该金属位元线(20)而垂直地延伸,使以直接与自行对齐的方式电性接触于该半导体基板纵列(3)之该汲极区。2.如申请专利范围第1项之用于动态随机存取记忆体(DRAM)之动态随机取记忆体(DRAM)单元,其中该金属字元线(9)具有一横剖面,该横剖面大约相对应于最小微影结构大小F。3.如申请专利范围第1项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该控制闸极电极(10)系由沈积之多晶矽所构成。4.如申请专利范围第2项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该控制闸极电极(10)系由沈积之多晶矽所构成。5.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该控制闸极电极(10)平行延伸于该MOSFET选择电晶体之电流通道。6.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中一具有4至7奈米(nm)厚度之介电质层(7)系位于该控制闸极电极(10)与该电流通道之间。7.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该金属位元线(20)系一制作图案之多层设置,由一氮化钛层,一氮化钨层及一多晶矽层所构成。8.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该电容器系电性地连接于一相对应电极(15)。9.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该金属位元线(20)与该相对应电极(15)从相对侧接触于该DRAM记忆体单元。10.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该电容器系藉由一垂直延伸之多晶矽纵列(13)而电性地连接于该半导体基板纵列(3)之该源极区。11.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该多晶矽纵列(13)系藉一垂直设置之第一绝缘层(11)而电性地绝缘于该金属字元线(9)。12.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该金属字元线(9)系藉一第二绝缘层(8)而电性地绝缘于该相对应电极(15)。13.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该金属位元线(20)系藉一第三绝缘层(6)而电性地绝缘于该控制闸极电极(10)。14.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该等绝缘层(6,8,11)系由氮化矽所构成。15.如申请专利范围第1至4项中任一项之用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元,其中该电容器具有一介电质层(14),该介电质层(14)系由五氧化钽,氮化矽,氧化铝,二氧化钡,二氧化锶,钛酸盐氧化物或二氧化钛所组成。16.一种用于动态随机存取记忆体(DRAM)之动态随机存取记忆体(DRAM)单元之制造方法,具有下列步骤:(a)形成半导体基板纵列(3a,3b,3c)于一主承载氧化物层(1)之上,该主承载氧化物层(1)系位于一主承载半导体基板层(2)上方;(b)布植掺杂之离子以产生一源极区于该半导体基板纵列(3a,3b,3c)之中;(c)热氧化该等半导体基板纵列(3a,3b,3c)以产生介电质闸极氧化物层(7a,7b,7c);(d)沈积一多晶矽层,一金属层及一绝缘层于该等氧化之半导体基板纵列(3a,3b,3c)之上;(e)非等向性的化学选择性乾蚀刻该等所沈积之层以产生控制闸极电极(10a,10b,10c)及金属字元线(9a,9b,9c);(f)形成多晶矽纵列(13a,13b)以接触于该半导体基板纵列(3a,3b,3c)中之该等源极区;(g)沈积介电质电容器层(14a,14b)于所形成之该等多晶矽纵列(13,13b)之上;(h)施加一相对应电极(15)于该介电质电容器层(14a,14b);(i)提供一辅助承载基板(17)于该相对应电极(15)侧边之上;(j)去除该主承载基板层(2)及该主承载氧化物层(1);(k)布植掺杂之离子于该等半导体基板纵列(3a,3b,3c)之内以产生汲极区;(l)形成一制作图案之金属位元线(20)而直接电性接触于该等半导体基板纵列(3a,3b,3c)中所形成之该等汲极区。图式简单说明:第1图显示根据本发明DRAM记忆体单元之电路图;第2a至2e图显示当制造根据本发明DRAM记忆体单元时代表不同制程步骤之剖视图;第3a至3d图以根据本发明制造方法之不同制程步骤显示根据本发明所制造之DRAM记忆体单元的平面视图。 |
