| 主权项 |
1.一种半导体记忆体,其包含:一用于储存资料的储存电晶体,此电晶体由任何一个包含一第一场效电晶体(具有在铁电膜上形成的闸极电极)的MFS电晶体、一个包含一第一场效电晶体(具有在由铁电膜和介电膜构成之多层膜上形成的闸极电极)的MFIS电晶体,以及一个包含一铁电电容器(在一第一场效电晶体的闸极电极上方形成,该第二场效电晶体具有一第一阱区域)的MFMIS电晶体所组成;一用于选择储存电晶体的选择电晶体,由第二场效电晶体组成,该第二场效电晶体具有一第二阱区域与第一场效电晶体之第一阱区域互相绝缘;一第一电压供应线,用于将一直流电压供应至第一场效电晶体的第一阱区域;以及一与第一电压供应线独立的第二电压供应线,用于将一直流电压供应至第二场效电晶体的第二阱区域。2.如申请专利范围第1项的半导体记忆体,其中该第二场效电晶体的崩溃电压较该第一场效电晶体为高。3.如申请专利范围第2项的半导体记忆体,其中该储存电晶体系由该MFMIS电晶体所组成,且该第二场效电晶体包含一闸极绝缘膜,其厚度较该第一场效电晶体的闸极绝缘膜为大。4.如申请专利范围第2项的半导体记忆体,其中该储存电晶体系由该MFMIS电晶体所组成,该第一场效电晶体和第二场效电晶体具有一LDD结构,且该第二场效电晶体包含一淡掺杂层,其长度较该第一场效电晶体的淡掺杂层为大。5.如申请专利范围第2项的半导体记忆体,其中该储存电晶体系由该MFMIS电晶体所组成,且该第二场效电晶体包含一闸极电极,其闸极长度较该第一场效电晶体的闸极电极为大。6.如申请专利范围第1项的半导体记忆体,其中该第一场效电晶体,该第二场效电晶体,以及一驱动该第一和第二场效电晶体的驱动电路系于一半导体基材上形成,且一供应至该驱动电路的驱动电压,以及供应至该第二场效电晶体之该第二阱区域的直流电压系从一个电压源供应。7.如申请专利范围第1项的导体记忆体,其中该第一场效电晶体的该第一阱区域,与该第二场效电晶体的该第二阱区域具有不同的导电类型。8.一种用于驱动一半导体记忆体的方法,此记忆体包含一用于储存资料的储存电晶体,该电晶体系由任何一个包含一第一场效电晶体(具有在铁电膜上形成之闸极电极)的MFS电晶体、一个包含一第一场效电晶体(具有一个在铁电膜和介电膜构成之多层膜上形成的闸极电极)的MFIS电晶体,以及包含一铁电电容器(在一第一场效电晶体的闸极电极上方形成)的MFMIS电晶体所组成,和一个用于选择该储存电晶体的选择电晶体,此电晶体由一第二场效电晶体组成,该第一场效电晶体具有一第一阱区域,与该第二场效电晶体的第二阱区域互相绝缘,此方法包含:将第一直流电压施加于该第一场效电晶体的该第一阱区域,并将一第二直流电压(其极性相对于该第一直流电压为正或负)施加于该第一场效电晶体的控制闸极,而将资料写入该储存电晶体的一个步骤。9.如申请专利范围第8项的驱动半导体记忆体的方法,其中该第二场效电晶体的崩溃电压较该第一场效电晶体为高。10.如申请专利范围第8项的驱动半导体记忆体的方法,其中供应至一之用来驱动该第一和第二场效电晶体驱动电路的驱动电压,以及供应至该第二场效电晶体之该第二阱区域的一直流电压,系从一个电压源供应。11.如申请专利范围第8项的驱动半导体记忆体的方法,其中该第一场效电晶体的该第一阱区域,与该第二场效电晶体的该第二阱区域具有不同的导电类型。图式简单说明:图1为一记忆体单元的平面图,其中各自包含根据具体实施例1之半导体记忆体的记忆体单元被排列成矩阵的形式;图2为包含于记忆体单元阵列之记忆体单元,其写入操作与读取操作中施加之电压的图表,其中各自包含根据具体实施例1之记忆体单元被排列成矩阵的形式;图3为包含于一MFMIS电晶体中之MIS晶体及一MFMIS电晶体的Ids-VG 特性图,其中吾人对一铁电膜的控制闸极施加一+8V或-8V电压,使该铁电膜的极化状态反转。图4为嵌有记忆体单元列之半导体晶片的平面图,该阵列也含由具体实施例1的半导体记忆体所组成的各记忆体单元;图5为具体实施例1之半导体记忆体的横截面图;图6A和6B为横截面图,用于显示具体实施例1之半导体记忆体的制造程序;图7A和7B为横截面图,用于显示具体实施例1之半导体记忆体的其他制造程序;图8A和8B为横截面图,用于显示具体实施例1之半导体记忆体的其他制造程序;图9为横截面图,用于显示具体实施例1之半导体记忆体的另一制造程序;图10为横截面图,用于显示具体实施例1之半导体记忆体的另一制造程序;图11为一记忆体单元阵列的平面图,其中各自包含根据具体实施例2之半导体记忆体的记忆体单元被排列成矩阵的形式;图12为包含于记忆体单元阵列之记忆体单元,其写入操作与读取操作中施加之电压的图表,其中各自包含根据具体实施例2之半导体记忆体的记忆体单元被排列成矩阵的形式;图13为嵌有记忆体单元阵列之半导体晶片的平面图,该阵列包含由具体实施例2的半导体记忆体所组成的各记忆体单元;图14为一传统非挥发性半导体记忆体的电路图,以及图15为传统非挥发性半导体记忆体之写入和读取操作中施加之电压的图表。 |
