| 主权项 |
1.一种改良式积体电路,其特征为其包括微处理器,此微处理器具有主要程式配置用于与积体电路内部或外部之电气信号同步,以执行在微处理器中至少一个指令序列,此微处理器并且具有装置其将主要程式之至少一个指令序列之执行,与积体电路内部或外部的电气信号解除关联(decorrelated),以致于至少一个指令序列的执行对于内部或外部的电气信号解除同步(desynchronized)。2.如申请专利范围第1项之积体电路,其中此电气信号是时间控制、同步与状态信号。3.如申请专利范围第1项之积体电路,其中此解除关联装置包括至少一电路,用于产生时间控制脉冲序列,其藉由随机数的产生而在随机的时刻发送给微处理器。4.如申请专利范围第1项之积体电路,其中此解联装置包括随机数产生器,用于将在微处理器中至少一个指令序列的执行解除同步。5.如申请专利范围第4项之积体电路,其中此解联装置包括时脉校准电路,其用于去除在预定长度下的时间控制脉冲。6.如申请专利范围第1项之积体电路,其中此解联装置包括随机中断产生系统。7.如申请专利范围第1项之积体电路,其中此解联装置包括用于执行次要程式的装置,此次要程式包括随机选择多个序列之一,此多个序列包括各具有不同指令集(set)的序列,以及较此多个序列之所有其他的序列不同的执行时间。8.如申请专利范围第7项之积体电路,其中次要程式序列产生可变之时间期间,其中此可变之时间期间取决于一由随机数产生器(random numbergenerator)所提供之値。9.如申请专利范围第7项之积体电路,其中次要程式并不修改主要程式之一般作业上下文(operational context),因此使其可能返回至主要程式而无需重建此主要程式之一般作业上下文,其中此一般作业上下文至少包括在最后所执行指令之后的下一个指令。10.如申请专利范围第7项之积体电路,其中此次要序列在将处理器(processor)的控制交还给主要程式之前,重新建立此主要程式之一般作业上下文。11.如申请专利范围第1项之积体电路,其中此主要程式可以将此解联装置致能(enable)或去能(disable)。12.如申请专利范围第1项之积体电路,其中更包括特征装置其用处理器之相位移、时间控制(timing)、同步或状态信号。13.如申请专利范围第12项之积体电路,其中相位移装置产生处理器之时间控制、同步或状态信号之随机相位移。14.如申请专利范围第13项之积体电路,其中相位移装置是连接至外部时脉,用于在程式执行期间部份地或全部地将处理器的作业与此外部时脉解除同步(de-synchronizing)。15.如申请专利范围第4项之积体电路,其中随机数产生器包括计数器,其可以或不可以回路(looped),并且它被初设(initialized)至一随机値。16.如申请专利范围第15项之积体电路,其中用于此计数器之初设値来自不消逝记忆体。17.如申请专利范围第16项之积体电路,其中此计数器所用之初设値在程式执行期间被修改。18.如申请专利范围第15项之积体电路,其中此随机数产生器使用密码形式的算法或散列(hashing)功能,而被初设至初设随机値。19.如申请专利范围第1项之积体电路,其中该积体电路包括逻辑电路与连接滙流排,其被连接以致于微处理器之作业之序列是被分解成对积体电路之逻辑电路存取所需的时间,其包括信号在滙流排中与经由逻辑电路的传送时间。20.一种方法,其包括主要程式,此程式具有中断序列被设置用于与一积体电路之内部或外部电气信号同步,以执行微处理器中至少一作业与至少一指令序列,此积体电路包含装置用于将此程式之至少一个指令序列的执行,与此积体电路之内部或外部电气信号解(除)(关)联,以致于至少一个指令序列之执行,对于内部或外部之电气信号解除同步,其特征为该方法包括以下步骤至少之一:(a)借助于随机脉冲时脉(random-pulse clock)以触发至少一指令或至少一作业之排序(sequencing);(b)随机地触发此中断序列;(c)在此等指令或作业之主要序列之执行期间,触发此等指令或作业之随机序列之处理,(d)将步骤(a),(b)与(c)之至少两个组合。21.一种积体电路,其特征为包括一微处理器,此微处理器由至少一程式(其包括至少一程式中断)所控制,此至少一程式被配置以与此积体电路之内部或外部电气信号同步,以执行微处理器中至少一个指令序列,此积体电路,并包括装置用于将此程式之至少一个指令序列之执行与此积体电路之内部或外部之电气信号解联,以致于至少一个指令序列之执行,对于内部或外部电气信号解除同步;并且此程式具有指令序列将此解联装置授权,修改或去能(disable),其中此授权包括将"程式中断"去除遮罩。22.如申请专利范围第21项之积体电路,其中此解联装置包括装置用于产生时间控制信号与时脉序列之一,其在随机时刻发送,并且被使用将装置之一排序用于随机产生中断,此解联装置并且包括装置用于触发次要序列之执行。23.一种积体电路,其包括用于执行指令之微处理器式装置,其特征为它包括装置用于选择时脉用以控制微处理器之时间,或包括装置用于执行指令,此选择装置使得能够选择积体电路外部的时脉CLKE或随机时脉CLK2或F。24.如申请专利范围第23项之积体电路,其中随机时脉由随机数产生器所产生,对此产生器而言适用内部时脉(FRC)或外部时脉(CLKE)。图式简单说明:第1图为本发明第一实施例之电子电路之概要图式说明。第2图为本发明之第二简化之变化实施例。第3A图为校准(calibration)电路之实施例之图式。第3B图为校准电路之逻辑顺序图式。第4A图为相位移(phase shift)电路之实施例之逻辑电路之图式。第4B图为相位移电路之信号顺序之图式。第5图为本发明之第三变化实施例。第6图为内部时脉之实施例之逻辑电路之图式。第7A图为随机数产生器之实施例之逻辑图式。第7B图为随机数产生器之每一个单元之实施例之逻辑图式。第8图概要图式说明次要程式之随机选取序列之例。 |
