| 摘要 |
<p>δ의 얼라인먼트 허용치를 갖는 리소그라피 공정을 이용하는 강유전체 메모리 트랜지스터의 제조방법은, 강유전체 게이트 유닛의 구성을 위한 실리콘기판을 마련하는 단계; 기판에 p-웰을 형성하기 위해 보론이온을 주입하는 단계; 기판상의 복수의 소자영역을 분리시키는 단계; FE 게이트 스택 주위 구조체를 형성하는 단계; 게이트영역에 기판을 노출시키도록 L1의 폭을 갖는 개구부를 형성하기 위해 FE 게이트 스택 주위 구조체를 에칭하는 단계; 노출된 기판상에 약 10nm 내지 40nm 사이의 두께로 산화물을 퇴적하는 단계; 게이트영역상에 L2의 폭을 가진 FE 게이트 스택을 형성하는 단계(L2≥L1+2δ); 구조체상에 제 1 절연층을 퇴적하는 단계; 소스영역 및 드레인영역을 형성하기 위해 비소 또는 인이온을 주입하는 단계; 구조체를 어닐링하는 단계; 제 2 절연층을 퇴적하는 단계; 및 구조체를 금속화하는 단계를 포함한다. 강유전체 메모리 트랜지스터는 내부에 p-웰이 형성되어 있는 실리콘기판; 상기 기판의 상부표면을 따라 배치된 게이트영역, 소스영역 및 드레인영역; 상기 게이트영역 주위에 배치된 L1의 폭으로 된 개구부를 갖는 FE 게이트 스택 주위 구조체; 상기 FE 게이트 스택은 상기 FE 게이트 스택 주위 구조체에 형성되어 L2의 폭을 가진 FE 게이트 스택(L2≥L1+2δ이며, δ는 리소그라피 공정의 얼라인먼트 허용치)을 포함한다.</p> |
