| 摘要 |
<p>본 발명은 SRAM의 단위 메모리 셀을 구성하고있는 각 트랜지스터의 신뢰성과 단위 메모리 셀의 스태틱 노이즈 마진(SNM)을 칩 외부 또는 칩상(on-chip)에서 실제 회로의 동작상태와 동일한 조건으로 정확하게 시험/평가할 수 있는 SRAM의 테스트 패턴에 관한 것이다. 이를 위해, 본 발명의 SRAM의 테스트 패턴은 입력단과 출력단이 서로 연결되어 래치를 이루는 제1인버터 및 제2인버터와; 외부로부터 전압 신호를 입력하거나 출력하는 제1비트라인 및 제2비트라인과; 제1인버터의 입력단과 제2인버터의 출력단이 서로 연결된 노드와 제1비트라인을 연결하는 제1스위칭소자와; 제1인버터의 출력단과 제2인버터의 입력단이 서로 연결된 노드와 제2비트라인을 연결하는 제2스위칭소자를 포함하여 이루어지며, 이에 따라, 실제 회로의 동작상태와 동일한 조건 아래서, SRAM 메모리 셀을 구성하는 각 트랜지스터의 신뢰성과 메모리 셀의 스태틱 노이즈 마진을 시험/평가할 수 있어, 실질적으로 보다 신뢰도 높은 검사 결과를 얻을 수 있는 효과가 있다.</p> |
