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Die Erfindung betrifft ein Verfahren und eine Anordnung zur Erzeugung eines Taktes in einem Datenverarbeitungssystem mit einer Vielzahl unabhängiger, nicht synchroner digitaler Datenkanäle. Erfindungsgemäß wird ein Referenztakt (RT) gewonnen, insbesondere aus den Daten oder einem mitgelieferten Takt eines als Referenzkanal dienenden Datenkanals (101) mittels einer Phase-Locked-Loop (PLL)-Schaltung (1), der gewonnene Referenztakt (RT) an die Datenkanäle (101-10n) geführt und werden die Unterschiede in der Taktfrequenz zwischen dem Referenztakt (RT) und den weiteren Datenkanälen (101-10n) jeweils mittels einer Delay-Locked-Loop (DLL)-Schaltung (30-3n) ausgeglichen. Die Erfindung ermöglicht, in einem Datenverarbeitungssystem mit einer Vielzahl unabhängiger, nicht synchroner digitaler Datenkanäle mit nur einem Referenztakt auszukommen und dabei den im System erzeugten Jitter zu reduzieren.
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