| 主权项 |
1.一种从一组格栅至另一格栅自动地延伸一组接线位置表示的方法,其包含有:比较相关于一组格栅之某些次格栅的第一组多数个次格栅指标与相关于另一格栅之某些次格栅的第二组多数个次格栅指标以决定该接线表示是否可从一组格栅而被延伸至另一组格栅,其中各次格栅指标指示一组对应之接线部份表示为可用性或非可用性并且该等第一组多数个次格栅指标以及该等第二组多数个次格栅指标彼此相邻。2.依据申请专利范围第1项之方法,其中该可用性以及非可用性指标是以二进位的形式被表示。3.依据申请专利范围第2项之方法,其中对于各不同格栅之所有的次格栅指标以一种分别的单一数码被储存。4.依据申请专利范围第3项之方法,其中与一组格栅相关的次格栅以及与另一格栅相关的次格栅各被形成在一组阵列中。5.依据申请专利范围第4项之方法,其中该组格栅阵列之尺寸是相同于第二格栅阵列之尺寸。6.依据申请专利范围第5项之方法,其中各格栅包含从4至64组的次格栅。7.依据申请专利范围第5项之方法,其中各格栅包含十六组次格栅。8.依据申请专利范围第7项之方法,其中该等十六组次格栅被配置在一组44之阵列中。9.依据申请专利范围第8项之方法,其中该第一组多数个次格栅指标是相邻于该另一组格栅之指标并且该第二组多数个次格栅指标是相邻于该一组格栅之指标。10.依据申请专利范围第9项之方法,其中之比较步骤进行在第一组多数个次格栅指标之各组与第二组多数个次格栅指标之相邻一组的一种AND操作。11.依据申请专利范围第3项之方法,其中该第一组多数个次格栅指标是相邻于该另一格栅之指标并且该第二组多数个次格栅指标是相邻于该一组格栅之指标。12.依据申请专利范围第11项之方法,其中之比较步骤进行在第一组多数个次格栅指标之各组与第二组多数个次格栅指标之相邻一组的一种AND操作。13.依据申请专利范围第1项之方法,其中进一步地包含在比较步骤之前的步骤,其改变该第一组多数个次格栅指标之某几组以及该第二组多数个次格栅指标之某几组以便指示对应于障碍的存在以及障碍的膨胀之非可用性。14.依据申请专利范围第13项之方法,其中该障碍的膨胀是由部分地使用接线被表示所需要的宽度以及间隔所决定。15.依据申请专利范围第14项之方法,其中进一步地包含在该决定步骤之前的步骤为:决定那些不允许相关的多数个指标被表示为连续位置的单一构件之多数个格栅表示;并且更改与该等多数个格栅表示相关的某些指标,其相关的多数个指标无法被表示为连续位置的单一构件之多数个格栅表示,以便该等多数个格栅表示包含可被表示为连续位置的单一构件之一组被更动的多数个指标,其中该更改步骤改变该等某些指标从指示可用性至指示非可用性。16.一种决定接线表示是否可从一组第一格栅被排定路径至一组相邻之第二格栅的方法,各该等第一和相邻第二格栅包含至少四组次格栅,该第一格栅之该次格栅与该第二格栅之该次格栅对齐,并且各该次格栅具有相关的一组指标,其中一组可用性指标指示对应至可用的次格栅之一区域并且一组非可用性指标指示对应至不可用的次格栅之区域,对于各格栅之可用性指标以及非可用性指标被表示为一组数位表示,该方法包含之步骤有:在第一数位表示和第二数位表示上面操作以决定是否存在有在该第一格栅之一组次格栅中对齐于第二格栅之一组次格栅中可用性的指标之一组可用的指标,而使得如果决定存在有在相邻于该第二格栅之该第一格栅的任何一组次格栅之一组可用性指标并且在相邻于该第一格栅之该次格栅的第二格栅之一组次格栅之一组可用性指标的话,则决定该接线表示可从该第一格栅被排定路径至该第二格栅。17.依据申请专利范围第16项之方法,其中在该第一数位表示之操作步骤时,如果决定在相邻至第二格栅之第一格栅的任何一组次格栅存在一组非可用性指标并且相邻至第一格栅之次格栅的第二格栅之一组次格栅存在一组非可用性指标的话,接着决定该接线表示不可使用那些相邻次格栅而从第一格栅被排定路径至第二格栅;如果决定存在有在相邻于该第二格栅之该第一格栅的任何一组次格栅之一组非可用性指标并且在相邻于该第一格栅之该次格栅的第二格栅之一组次格栅之一组可用性指标的话,则决定不可使用那些相邻次格栅而将该接线表示从该第一格栅被排定路径至该第二格栅;并且如果决定存在有在相邻于该第二格栅之该第一格栅的任何一组次格栅之一组可用性指标并且在相邻于该第一格栅之该次格栅的第二格栅之一组次格栅之一组非可用性指标的话,则决定不可使用那些相邻次格栅而将该接线表示从该第一格栅被排定路径至该第二格栅。18.依据申请专利范围第16项之方法,进一步地包含之步骤有,当决定该第一格栅之一组次格栅的可用性指标对齐该第二格栅之一组次格栅的可用性指标并且该接线表示将使用包含该第一格栅和该第二格栅之通道时,则改变该第一格栅之一组次格栅的可用性指标以及该第二格栅之一组次格栅的可用性指标至非可用性指标。19.一种准备供路径排定一组接线位置表示之多数个格栅表示的方法,各该等多数个格栅表示包含多数个次格栅,各具有对应至指示位置是可用或非可用之分别的多数个位置而与其相关之一组指标,该方法包含之步骤有:决定那些不允许相关的多数个指标被表示为连续位置的单一构件之多数个格栅表示;并且更改与该等多数个格栅表示相关的某些指标,其相关的多数个指标无法被表示为连续位置的单一构件之多数个格栅表示,以便该等多数个格栅表示包含可被表示为连续位置的单一构件之一组被更动的多数个指标,其中该更改步骤改变该等某些指标从指示可用性至指示非可用性。20.依据申请专利范围第19项之方法,其中该格栅以及次格栅被配置在一组阵列中。21.依据申请专利范围第19项之方法,其中各次格栅包含从4至64组的次格栅。22.依据申请专利范围第21项之方法,其中各该等格栅包含相同数目之次格栅。23.依据申请专利范围第22项之方法,其中在各格栅中之次格栅数目是十六组,并且该等十六组次格栅被配置在一组44之阵列中。24.一种自动地形成跨越多数个格栅之一组次格栅接线位置表示的方法,其包含:比较相关于一组格栅之一组次格栅的第一组多数个次格栅指标与相关于另一组格栅之一组次格栅的第二组多数个次格栅指标以决定该接线表示是否可从一组格栅而被延伸至另一组格栅,其中各次格栅指标指示一组对应之接线部份表示为可用性或非可用性;重复该比较步骤直至接线表示从一组起始点跨越至一组所需的末端点为止;决定在被包含在接线表示之内的格栅之某几组次格栅内之次格栅接线位置表示。25.依据申请专利范围第24项之方法,其中进一步地该次格栅接线位置表示是被保证存在。26.依据申请专利范围第25项之方法,进一步地包含对于依序地被产生之接线表示改变那些与被决定的次格栅接线位置表示相关之次格栅的可用性指标至非可用性指标的步骤。27.依据申请专利范围第25项之方法,其中该可用性和非可用性的指标以二进位的形式被表示。28.依据申请专利范围第25项之方法,其中相关于一组格栅之次格栅以及相关于另一格栅之次格栅各被形成于一组阵列中。29.依据申请专利范围第28项之方法,其中各格栅中之各阵列的尺寸是相同。30.依据申请专利范围第29项之方法,其中各格栅包含从4至64组的次格栅。31.依据申请专利范围第30项之方法,其中各格栅包含被配置在一组44之阵列中的十六组次格栅。32.依据申请专利范围第31项之方法,其中之比较步骤进行在第一组多数个次格栅指标之各组与第二组多数个次格栅指标之相邻一组的一种AND操作。33.依据申请专利范围第25项之方法,其中之比较步骤进行在第一组多数个次格栅指标之各组与第二组多数个次格栅指标之相邻一组的一种AND操作。34.依据申请专利范围第25项之方法,其中进一步地包含在比较步骤之前的步骤,其改变该第一组多数个次格栅指标之某几组以及该第二组多数个次格栅指标之某几组以便指示对应于膨胀障碍的存在之非可用性。35.依据申请专利范围第34项之方法,其中该障碍的膨胀是由部分地使用接线被表示所需要的宽度以及间隔所决定。36.依据申请专利范围第25项之方法,进一步地包含在该决定步骤之前的步骤为:决定那些不允许相关的多数个指标被表示为连续位置的单一构件之多数个格栅表示;并且更改与该等多数个格栅表示相关的某些指标,其相关的多数个指标无法被表示为连续位置的单一构件之多数个格栅表示,以便该等多数个格栅表示包含可被表示为连续位置的单一构件之一组被更动的多数个指标,其中该更改步骤改变该等某些指标从指示可用性至指示非可用性。图式简单说明:第1图展示被使用于积体电路晶片制造之自然设计的习见位置以及引导程序之一种概观图;第2A图展示被使用于习见的3D格栅-为主的路径排定系统层上面之一种习见的格栅;第2B图展示对应于习见的3D格栅-为主的路径排定系统层中之不同的自然阶层之表示;第3图展示被使用于习见的路径排定系统中表示接脚、障碍以及接线之一种顶部图;第4A-4E图展示格栅选择、封装效率和分段程序之性质;第5图展示具有第1图中展示的格栅16倍之解析度,被使用于习见的格栅-为主的路径排定系统中之一种习见的格栅;第6图展示依据本发明之次格栅-细部路径排定器的一种方块图;第7和8图各展示依据本发明之次格栅的不同论点;第9A-9C图展示习见的格栅为主的路径排定之程序;第10A-10C图展示依据本发明之次格栅细部路径排定的程序;第11A-11B和12A-12B图展示在一组格栅为主的路径排定系统中摘要接线宽度和间隔的不同方式;第13A-13B图展示依据本发明在一组格栅为主的路径排定器中摘要接线宽度和间隔之方式;第14A-14F图展示依据本发明之次格栅细部路径之一组资料表示程序的论点;第15A-15F图展示依据本发明满足单一构件假设之格栅的范例;第16A-16F图展示依据本发明不满足单一构件假设之格栅的范例;第17图展示依据本发明改变不满足单一构件假设之格栅成为满足单一构件假设之格栅的程序;第18A-B图展示依据本发明之较佳实施例的次格栅细部路径排定器之处理程序之一种流程图;以及第19图展示决定通道是否可利用进行在两组该格栅之相邻次格栅之间的位元方式之AND操作从一组格栅被延伸至一组相邻的第二格栅之程序。 |
