| 主权项 |
1.一种半导体元件,包括:一半导体基底,其中一主动区域及一隔离区域系形成在该半导体基底的内部,而该隔离区域还具有一沟渠;一间隙壁,形成在该沟渠之侧壁;一通道阻绝杂质区域,系藉由该间隙壁以进行自行对准之步骤,使得该通道阻绝杂质区域仅形成在该隔离域之较低部位;一隔离绝缘积层,填入于该沟渠中;以及一闸极图案,形成在该隔离绝缘积层上及该主动区域上。2.如申请专利范围第1项所述的一种半导体元件,其中该通道阻绝杂质区域还形成在该主动区域边缘靠近该主动区域与该隔离区域接面的地方。3.如申请专利范围第2项所述的一种半导体元件,其中该半导体基底系为P型之半导体基底,而该通道阻绝杂质区域系掺杂P型掺质。4.如申请专利范围第1项所述的一种半导体元件,其中该半导体基底系为P型之半导体基底,而该通道阻绝杂质区域系掺杂P型掺质。5.如申请专利范围第1项所述的一种半导体元件,其中一沟渠氧化积层形成在该沟渠之侧壁及底部。6.一种半导体元件制造方法,其步骤包括:形成一罩幕图案于一半导体基底上;利用该罩幕图案为蚀刻罩幕,并蚀刻该半导体基底,以形成一沟渠,因而定义出一隔离区域及一主动区域于该半导体基底的内部,其中该沟渠系形成在该隔离区域;形成一间隙壁于该沟渠的侧壁;利用该间隙壁及该罩幕图案作为离子植入罩幕,并以自动对准场离子植入的方式,植入一掺质于该半导体基底之整个表面,因此仅会局部形成一通道阻绝杂质区域于该隔离区域之较低部位;将作为离子植入罩幕之该罩幕图案除去;形成一隔离绝缘积层于该沟渠内;以及形成一闸极图案于该主动区域之上及该隔离绝缘积层上。7.如申请专利范围第6项所述的一种半导体元件制造方法,还包括形成一沟渠氧化积层之制程,在形成该沟渠之后,藉由氧化该沟渠的表面,以形成该沟渠氧化积层于该沟渠之侧壁及底部上。8.如申请专利范围第7项所述的一种半导体元件制造方法,其中在形成沟渠之后,会形成一积层于该半导体基底之整个表面上,接下来以非等向性蚀刻的方式蚀刻该积层,以形成该间隙壁。9.如申请专利范围第7项所述的一种半导体元件制造方法,其中在形成沟渠之后,还进行蚀刻该罩幕图案之制程,以暴露出该主动区域的边缘部份;并且还会形成该通道阻绝杂质区域于该主动区域的边缘部份。10.如申请专利范围第9项所述的一种半导体元件制造方法,其中该半导体基底系为P型之半导体基底,而该通道阻绝杂质区域系掺杂P型掺质。11.如申请专利范围第7项所述的一种半导体元件制造方法,其中该半导体基底系为P型之半导体基底,而该通道阻绝杂质区域系掺杂P型掺质。12.一种半导体元件制造方法,其步骤包括:形成一罩幕图案于一半导体基底上;利用该罩幕图案为蚀刻罩幕,并蚀刻该半导体基底,以形成一沟渠,因而定义出一隔离区域及一主动区域于该半导体基底的内部,其中该沟渠系形成在该隔离区域;形成一积层于该半导体基底之整个表面上,其中该积层系用以制作一间隙壁;利用该罩幕图案及用以制作该间隙壁之该积层作为离子植入罩幕,并以自动对准场离子植入的方式,植入一掺质于该半导体基底之整个表面,因此仅会局部形成一通道阻绝杂质区域于该隔离区域之较低部位;形成一隔离绝缘积层于该沟渠内;除去该罩幕图案;以及形成一闸极图案于该主动区域之上及该隔离绝缘积层上。13.如申请专利范围第12项所述的一种半导体元件制造方法,还包括形成一沟渠氧化积层之制程,在形成该沟渠之后,藉由氧化该沟渠的表面,以形成该沟渠氧化积层于该沟渠之侧壁及底部上。14.如申请专利范围第12项所述的一种半导体元件制造方法,其中在形成用以制作该间隙壁之该积层后,会蚀刻该积层以形成该间隙壁于该沟渠的侧壁。15.如申请专利范围第12项所述的一种半导体元件制造方法,其中在形成沟渠之后,还进行蚀刻该罩幕图案之制程,以暴露出该主动区域的边缘部份,并且还会形成该通道阻绝杂质区域于该主动区域的边缘部份。16.如申请专利范围第15项所述的一种半导体元件制造方法,其中该半导体基底系为P型之半导体基底,而该通道阻绝杂质区域系掺杂P型掺质。17.如申请专利范围第12项所述的一种半导体元件制造方法,其中该半导体基底系为P型之半导体基底,而该通道阻绝杂质区域系掺杂P型掺质。18.一种半导体元件制造方法,其步骤包括:形成一罩幕图案于一半导体基底上;利用该罩幕图案为蚀刻罩幕,并蚀刻该半导体基底,以形成一沟渠,因而定义出一隔离区域及一主动区域于该半导体基底的内部,其中该沟渠系形成在该隔离区域;蚀刻该罩幕图案,以暴露出该主动区域的边缘部份;氧化该沟渠的表面,以形成该沟渠氧化积层于该沟渠之侧壁及底部上;形成一间隙壁于该沟渠氧化积层之侧壁上,其中该沟渠氧化积层系形成在该沟渠之侧壁上;利用该间隙壁及该罩幕图案作为离子植入罩幕,并以自动对准场离子植入的方式,植入一掺质于该半导体基底之整个表面,因此仅会局部形成上通道阻绝杂质区域于该隔离区域之较低部位及该主动区域的边缘部份;形成一隔离绝缘积层于该沟渠内;除去该罩幕图案;以及形成一闸极图案于该主动区域之上及该隔离绝缘积层上。19.如申请专利范围第18项所述的一种半导体元件制造方法,其中该半导体基底系为P型之半导体基底,而该通道阻绝杂质区域系掺杂P型掺质。图式简单说明:第1图绘示依照本发明第一较佳实施例之一种半导体元件之平面图。第2图至第6图绘示依照本发明第一较佳实施例之一种半导体元件制程之剖面图。第7图绘示绘示依照本发明第二较佳实施例之一种半导体元件之平面图。第8图至第11图绘示依照本发明第二较佳实施例之一种半导体元件制程之剖面图。第12图绘示依照本发明之半导体元件及传统之半导体元件在电场强度及掺质掺杂浓度相对于距离半导体元件之接点区域表面的深度之间的关系曲线图。第13图绘示依照本发明之半导体元件及传统之半导体元件在接点漏电流与接点崩溃电压之间的关系曲线图。第14图绘示依照本发明之半导体元件及传统之半导体元件在胞接点间之击穿特性的曲线图。第15图绘示依照本发明之半导体元件及传统之半导体元件在狭宽效应上的曲线图。 |
