| 主权项 |
1.一种非挥发性半导体记忆装置,其特征包括:复数个记忆格,其各自具有漂浮闸,其阈値状态系依存于存储在该漂浮闸之电荷量;字元线,其系供连接于上述记忆格之控制闸极;位元线,其系供连接上述记忆格之源极汲极路径;感测电路,其系连接于上述位元线;资料保持电路,其系连接于上述位元线,用以保持供写入于上述记忆格的资料;以及字元线驱动电路,用以产生字元线电压以供施加于上述字元线中连接有执行写入动作或验证动作的记忆格之选择字元线;而依上述记忆格之写入动作并按照上述资料保持电路所保持之资料,上述记忆格之阈値位准,系采取至少包含第1状态、第2状态、第3状态的三种状态中之一种,而该第2状态系位于上述第1状态与第3状态之间;上述字元线驱动电路,系用以在上体选择字元线产生第1之字元线电压,并依上述资料保持电路所保持之资料,选取将要转移于上述第2状态之记忆格,而以上述感测电路验证上述经选取的记忆格之导通状态;上述字元线驱动电路,系用以在上述选择字元线产生第2之字元线电压,并依上述资料保持电路所保持之资料,选取将要转移于上述第3状态之记忆格,而以上述感测电路验证上述经选取的记忆格之导通状态;上述第1之字元线电压比上述第2之字元线电压为小。2.如申请专利范围第1项之非挥发性半导体记忆装置,其中就上述记忆格所能取得之所有状态进行验证记忆格之导通状态,而对于写入不完全之记忆格实行写入动作。3.如申请专利范围第1或2项之非挥发性半导体记忆装置,其中上述第1状态为抹除状态。4.如申请专利范围第1或2项之非挥发性半导体记忆装置,其中上述资料保持电路所保持之资料为N位元资料,上述资料保持电路系由N个锁存电路构成,源极汲极路径,系设在上述位元线与感测电路之间,具有由上述N个锁存电路所保持之値分别控制其导通状态之N个电晶体。5.如申请专利范围第1或2项之非挥发性半导体记忆装置,其中上述感测电路系加以检测经予预充电之位元线通过上述记忆格之源极汲极路径而放电,藉此以验证上述记忆格之导通状态,经验证将要转移于第2状态的记忆格之导通状态后,实行上述位元线之预充电。6.如申请专利范围第1或2项之非挥发性半导体记忆装置,其中上述记忆格之写入动作系对字元线施加呈脉冲波形之字元线电压及对位元线施加呈脉冲波形之位元线电压而执行,而使上述字元线电压及/或上述位元线电压之脉冲宽度顺次予以增大。7.如申请专利范围第1或2项之非挥发性半导体记忆装置,其中上述记忆格之写入动作系对字元线施加呈脉冲波形之字元线电压及对位元线施加呈脉冲波形之位元线电压而执行,而使上述字元线电压及/或上述位元线电压之脉冲宽度顺次予以增大。8.一种非挥发性半导体记忆装置,其特征为包括:复数个记忆格,其各自具有漂浮闸,其阈値状态系依存于存储在该漂浮闸之电荷量;字元线,其系供连接于上述记忆格之控制闸极;位元线,其系供连接上述记忆格之源极汲极路径;感测电路,其系连接于上述位元线;资料保持电路,其系连接于上述位元线,用以保持供写入于上述记忆格的资料;以及字元线驱动电路,用以产生字元线电压以供施加于上述字元线中连接有执行写入动作或验证动作的记忆格之选择字元线;而依上述记忆格之写入动作并按照上述资料保持电路所保持之资料,上述记忆格之阈値位准,系采取第1状态、第2状态、第3状态、第4状态中之一种,而该第2状态系位于上述第1状态与第3状态之间,该第3状态系位于上述第2状态与第4状态之间;上述字元线驱动电路,系用以在上述选择字元线产生第1之字元线电压,并依上述资料保持电路所保持之资料,选取将要转移于上述第4状态之记忆格,而以上述感测电路验证上述经选取的记忆格之导通状态;在将要转移于上述第4状态之记忆格中对于写入不完全之记忆格实行写入动作;经结束将要转移于上述第4状态的记忆格之写入后,上述字元线驱动电路则在上述选择字元线产生第2之字元线电压,而以上述资料保持电路所保持之资料选取将要转移于上述第2状态之记忆格,并以上述感测电路验证上述经选取之记忆格的导通状态;上述字元线驱动电路,系用以在上述选择字元线产生第3之字元线电压,并依上述资料保持电路所保持之资料,选取将要转移于上述第3状态之记忆格,而以上述感测电路验证上述经选取的记忆格之导通状态;上述第3之字元线电压比上述第2之字元线电压为大,上述第1之字元线电压比上述第2之字元线电压及上述第3之字元线电压为大。9.如申请专利范围第8项之非挥发性半导体记忆装置,其中对于将要转移于上述第2状态及上述第3状态的记忆格中写入不完全之记忆格实行写入动作。10.如申请专利范围第8或9项之非挥发性半导体记忆装置,其中上述第1状态为抹除状态。11.如申请专利范围第8或9项之非挥发性半导体记忆装置,其中上述资料保持电路所保持之资料为N位元资料,上述资料保持电路系由N个锁存电路构成,源极汲极路径,系设在上述位元线与感测电路之间,具有由上述N个锁存电路所保持之値分别控制其导通状态之N个电晶体。12.如申请专利范围第8或9项之非挥发性半导体记忆装置,其中之感测电路系加以检测经予预充电之位元线通过上述记忆格之源极汲极路径而放电,藉此以验证上述记忆格之导通状态,经结束将要转移于第4状态的记忆格之写入后,实行上述位元线之预充电。13.如申请专利范围第12项之非挥发性半导体记忆装置,其中经结束将要转移于第2状态的记忆格之写入后,实行上述位元线之预充电。14.如申请专利范围第8或9项之非挥发性半导体记忆装置,其中上述记忆格之写入动作系对字元线施加呈脉冲波形之字元线电压及对位元线施加呈脉冲波形之位元线电压而执行,而使上述字元线电压及/或上述位元线电压之脉冲宽度顺次予以增大。15.如申请专利范围第8或9项之非挥发性半导体记忆装置,其中上述记忆格之写入动作系对字元线施加呈脉冲波形之字元线电压及对位元线施加呈脉冲波形之位元线电压而执行,而使上述字元线电压及/或上述位元线电压之脉冲宽度顺次予以增大。16.一种非挥发性半导体记忆装置,其特征包括:复数个记忆格,其各自具有漂浮闸,其阈値状态系依存于存储在该漂浮闸之电荷量;字元线,其系供连接于上述记忆格之控制闸极;以及位元线,其系供连接上述记忆格之源极汲极路径;而上述记忆格之阈値位准系采取第1状态、第2状态、第3状态、第4状态中之一种,其中该第2状态位于上述第1状态与第3状态之间,该第3状态位于上述第2状态与第4状态之间;按照写入于上述记忆格之多値资料,执行将上述记忆格之阈値位准设定于上述第1至第4状态中任一种之写入动作;对于上述经施予第1写入动作之记忆格验证上述记忆格之阈値位准,执行将写入不完全之记忆格加以特定之验证动作;而对于写入不完全之记忆格,则按照将要写入于上述记忆格之多値资料,执行将上述记忆格之阈値位准设定于上述第1至第4状态中任一种的第2之写入动作。17.如申请专利范围第16项之非挥发性半导体记忆装置,其中为验证上述记忆格之阈値位准,对上述字元线施加以阶梯状变化其电压値之字元线电压。18.如申请专利范围第16或17项之非挥发性半导体记忆装置,其中经结束设定于与抹除状态之记忆格的阈値位准离最远的阈値之阈値位准的记忆格之写入后,执行用以设定于剩余之阈値位准的记忆格之写入动作。19.如申请专利范围第16或17项之非挥发性半导体记忆装置,其中将上述位元线予以预充电而对上述字元线施加以阶梯状变化其电压値之字元线电压时,将上述经予预充电之位元线电位之变化加以感测,而验证上述记忆格之阈値位准。20.如申请专利范围第19项之非挥发性半导体记忆装置,其中每执行验证上述阈値位准互异之记忆格则将上述位元线予以预充电。21.一种非挥发性半导体记忆装置,其特征为包括:复数个记忆格,其各自具有漂浮闸,其阈値状态系依存于存储在该漂浮闸之电荷量;字元线,其系供连接于上述记忆格之控制闸极;位元线,其系供连接上述记忆格之源极汲极路径;感测电路,其系连接于上述位元线;资料保持电路,其系连接于上述位元线,用以保持供写入于上述记忆格的资料;字元线驱动电路,用以产生字元线电压以供施加于上述字元线中连接有执行写入动作或验证动作的记忆格之选择字元线;以及写入偏压控制电路,用以产生写入偏压以供施加于上述位元线中连接有执行写入动作的记忆格之位元线;而依上述记忆格之写入动作并按照上述资料保持电路所保持之资料,上述记忆格之阈値位准,系采取至少包含第1状态、第2状态、第3状态的三种状态中之一种,而该第2状态系位于上述第1状态与第3状态之间;上述写入偏压控制电路,系用以产生第1之写入偏压,而以上述资料保持电路所保持之资料选取将要转移于上述第2状态之记忆格,并对连接有该记忆格之位元线施加上述第1之写入偏压;上述写入偏压控制电路,系用以产生第2之写入偏压,而以上述资料保持电路所保持之资料选取将要转移于上述第2状态之记忆格,并对连接有该记忆格之位元线施加上述第2之写入偏压;而上述第1之写入偏压比上述第2之写入偏压为小。22.如申请专利范围第21项之非挥发性半导体记忆装置,其中上述写入偏压控制电路,系用以产生第3之写入偏压,而以上述资料保持电路所保持之资料选取将要转移于上述第3状态之记忆格,并对连接有该记忆格之位元线施加上述第3之写入偏压;而上述第2之写入偏压比上述第3之写入偏压为小。23.如申请专利范围第21或22项之非挥发性半导体记忆装置,其中上述写入偏压控制电路,系用以产生第1之写入偏压,而以上述资料保持电路所保持之资料选取将要转移于上述第1状态及第2状态之记忆格,并对连接有该记忆格之位元线施加上述第1之写入偏压。图式简单说明:图1系用以说明本发明非挥发性半导体记忆装置之实施形态之概要电路构成图。图2(a)系显示记忆格之阈値分布之一例子图,图2(b)系显示记忆格阈値分布之另一例子图。图3系用以说明图1之发明之实施形态之写入验证方式概要流程图。图4系用以说明本发明非挥发性半导体记忆装置之实施形态之电路构成图。图5系用以说明图4之发明之实施形态一具体例之电路构成图。图6系用以说明图5之发明之实施形态之写入验证方式流程图。图7系用以说明本发明第1实施例之电路构成图。图8系显示本发明之实施例之记忆格阈値分布之一例子图。图9系用以说明第1实施例之写入验证动作之计时图。图10系用以说明使用于本发明实施例之感测电路之一例子电路图。图11系用以说明使用于本发明实施例之写入偏压电路之一例子电路图。图12系用以说明第1实施例之其他写入验证动作之计时图。图13系用以说明本发明第2实施例之流程图。图14系用以说明第2实施例之写入验证动作之第1计时图。图15系用以说明第2实施例之写入验证动作之第2计时图。图16系用以说明第2实施例之写入验证动作之计时图。图17系用以说明第3实施例之电路构成图。图18系用以说明记忆格之阈値分布之其他例子图。图19系用以说明第3实施例之验证动作之计时图。图20系用以说明第4实施例之电路构成图。图21系用以说明第5实施例之电路构成图。图22系用以说明第5实施例之写入验证动作之计时图。图23系用以说明第6实施例之电路构成图。图24系用以说明第6实施例之写入验证动作之计时图。图25系用以说明第6实施例之其他写入验证动作之计时图。图26系用以说明第7实施例之电路构成图。图27系用以说明第7实施例之写入验证动作之计时图。图28系用以说明第7实施例之其他写入验证动作之计时图。图29系用以说明第8实施例之电路构成图。图30系显示记忆格之阈値分布之另一其他例子之图。图31系用以说明第8实施例之写入验证动作之计时图。图32(a)系用以说明第9实施例之写入时之字元线电压之第1例子波形图,图32(b)系用以说明第9实施例之写入时之位元线电压之第1例子波形图。图33系用以说明第9实施例之写入时之字元线电压之第2例子波形图。图34系用以说明第9实施例之写入时之位元线电压之第2例子波形图。图35系用以说明第9实施例之写入时之字元线电压之第3例子波形图。图36系用以说明第9实施例之写入时之位元线电压之第3例子波形图。图37系用以说明第9实施例之写入时之字元线电压之第4例子波形图。图38系用以说明第9实施例之写入时之字元线电压之第5例子波形图。图39系用以说明第9实施例之写入时之位元线电压之第4例子波形图。图40系用以说明第9实施例之写入时之字元线电压之第6例子波形图。图41系用以说明第10实施例之写入时之字元线电压及位元线电压之例子波形图。图42系用以说明第10实施例之写入时之字元线电压及位元线电压之其他例子波形图。图43系用以说明第10实施例之写入偏压方式之电路构成图。图44系用以说明使用于第10实施例之写入偏压控制电路之一例子电路图。图45系用以说明第11实施例之电路构成图。图46系用以说明第11实施例之写入动作之计时图。图47系用以说明第12实施例之写入动作之计时图。图48系用以说明第13实施例之写入动作之计时图。图49系用以说明第14实施例之写入动作之计时图。图50系用以说明第15实施例之写入动作之计时图。图51系用以说明第15实施例之其他写入动作之计时图。图52系用以说明第16实施例之电路构成图。图53系用以说明第16实施例之写入动作之计时图。图54系用以说明第16实施例之其他写入动作之计时图。图55系用以说明第17实施例之写入动作之计时图。图56系用以说明第17实施例之其他写入动作之计时图。图57系用以说明第18实施例之写入动作之计时图。图58系用以说明第18实施例之其他写入动作之计时图。图59系显示记忆格之阈値分布之一例子图。图60系用以说明以往之写入验证方式之计时图。图61系用以以往之写入验证方式之流程图。图62系用以以往之写入验证方式之电路图。图63系用以以往之写入验证方式之其他电路图。 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