| 主权项 |
1.一种半导体记忆装置,其特征是具备有: 多个之输入/输出节点,分别用来串列的输入/输出 信号; 记忆器芯子部,用来记忆资料信号, 该记忆器芯子部包含有: 多个之记忆单元,被配置成为行列状,和 多个之资料线,分别用来传达上述之资料信号; 多个之资料变换电路,分别被设置成与上述之多个 输入/输出节点对应,分别被配置在多个内部节点 和上述之多个输入节点之间, 上述之各个资料变换电路接受从上述之记忆器芯 子部并列传达到上述多个内部节点中之对应之1个 内部节点之M个(M:2以上之自然数)之信号,和将该信 号串列传达到上述多个输入/输出节点中之对应之 1个; 测试模态电路,被配置在上述之多个内部节点和上 述之记忆器芯子部之间, 上述之测试模态电路包含有多个之资料压缩电路, 分别被配置在N根(N:2以上之自然数)之资料线之每 一根, 上述之各个资料压缩电路在测试模态时,依照利用 上述N根之资料线传达之N个资料信号,产生K个(K:小 于N之自然数)之测试结果信号, 上述之测试模态电路在上述之测试模态时,对上述 多个内部节点中之一部份之各个,传达由上述多个 资料压缩电路所产生之多个上述之测试结果信号, 并列的每次传达M个。2.如申请专利范围第1项之半 导体记忆装置,其中 上述之测试结果信号包含有根据被上述N根资料线 传达之N个资料信号之压缩信号(单个)。3.如申请 专利范围第2项之半导体记忆装置,其中 上述之K为1, 上述之多个资料压缩电路之各个具有逻辑闸,用来 产生被上述N根资料线传达之N个资料信号间之一 致比较结果作为上述之压缩信号。4.如申请专利 范围第1项之半导体记忆装置,其中 上述之测试结果信号包含 被上述N根之资料线传达之N个资料信号中之1个,和 根据被上述N根之资料线传达之N个资料信号之压 缩信号(单位)。5.如申请专利范围第4项之半导体 记忆装置,其中 上述之K为2, 上述之多个资料压缩电路之各个具有逻辑闸,用来 产生被上述N根资料线传达之N个资料信号间之一 致此较结果作为上述之压缩信号。6.如申请专利 范围第1项之半导体记忆装置,其中 上述之测试模态电路之各个更包含有多个输出选 择电路,设在上述N根资料线之每一根,被配置在上 述之记忆器芯子部和上述之多个内部节点中之1个 之间, 上述之各个多工器在通常之读出动作时,将被上述 之N根资料线传达之N个资料信号,传达到对应之上 述内部节点, 与上述多个内部节点中之上述一部份对应之上述 多个多工器之一部份之各个,在上述之测试模态时 ,将从上述多个资料压缩电路输出之上述测试结果 信号,传达到对应之上述内部节点, 上述多个多工器之其余之各个,在上述之测试模态 时,将指定之固定电位位准,传达到对应之上述内 部节点。7.如申请专利范围第1项之半导体记忆装 置,其中 上述之记忆器芯子部更包含有板块阵列部,用来替 换和修复产生有缺陷之上述记忆单元, 上述之板块阵列部包含有多个之替换单位分别成 为上述之替换和修复之实行单位, 上述之N依照上述之替换单位决定。8.如申请专利 范围第1项之半导体记忆装置,其中 更具备有测试控制电路,在上述之测试模态时,根 据相同频率产生多个之控制信号, 上述之记忆器芯子部和上述之资料变换部在上述 之测试模态时,回应上述之多个控制信号的进行动 作。9.如申请专利范围第1项之半导体记忆装置,其 中 上述之多个内部节点被分割成为多个群组,各包含 有L个(L:2以上之自然数)之内部节点, 上述之测试模态电路在上述之各个群组更包含有 输出变换电路,被设置成与上述L个内部节点中之1 个对应,和 多个资料暂存器电路,被设置成与其他之(L-1)个之 内部节点之各个对应,用来保持被并列传达到对应 之内部节点之M个信号, 上述之输出变换电路在上述之测试模态时,顺序的 选择上述L个内部节点中之1个,将传达到被选择之 上述内部节点之M个并列信号,传达到上述多个资 料变换电路中之1个。10.如申请专利范围第9项之 半导体记忆装置,其中 上述之半导体记忆装置,与时钟信号同步的进行动 作, 上述之输出变换电路变换内部节点之选择之周期 是上述多个资料变换电路中之1个对上述之对应之 多个输入/输出节点串列传达信号之周期之L倍。11 .如申请专利范围第9项之半导体记忆装置,其中 上述之测试结果信号包含有根据被上述N根资料线 传达之N个资料信号之压缩信号(单个)。12.如申请 专利范围第11项之半导体记忆装置,其中 上述之K为1, 上述之多个资料压缩电路之各个具有逻辑闸,用来 产生被上述N根资料线传达之N个资料信号间之一 致比较结果作为上述之压缩信号。13.如申请专利 范围第9项之半导体记忆装置,其中 上述之测试结果信号包含 被上述N根之资料线传达之N个资料信号中之1个,和 根据被上述N根之资料线传达之N个资料信号之压 缩信号(单位)。14.如申请专利范围第13项之半导体 记忆装置,其中 上述之K为2, 上述之多个资料压缩电路之各个具有逻辑闸,用来 产生被上述N根资料线传达之N个资料信号间之一 致比较结果作为上述之压缩信号。图式简单说明: 图1是概略方块图,用来表示可以将动作测试结果 资料压缩和输出之半导体记忆装置100之构造。 图2表示判定资料压缩电路70之构造例。 图3是方块图,用来表示本发明之实施例1之半导体 记忆装置110之构造。 图4是方块图,用来表示控制电路10之构造。 图5是电路图,用来表示测试模态控制电路200之构 造。 图6是方块图,用来说明测试模态时之测试模态控 制电路200之资料输出。 图7是时序图,用来说明半导体记忆装置110之测试 模态时之资料输出。 图8用来说明实施例2之测试模态控制电路210之测 试模态时之资料输出。 图9是时序图,用来说明测试模态控制电路210之测 试模态时之资料输出。 图10用来说明实施例3之测试模态控制电路220之测 试模态时之资料输出。 图11是时序图,用来说明测试模态控制电路220之测 试模态时之资料输出。 图12用来说明本发明之实施例4之测试模态控制电 路230之测试模态时之资料输出。 图13是时序图,用来说明测试模态控制电路230之测 试模态时之资料输出。 图14是概略方块图,用来表示使用资料串列/并列变 换可以使介面高速化之习知技术之半导体记忆装 置500之构造。 图15是概念图,用来说明资料输出时之半导体记忆 装置500之资料串列/并列变换。 图16是时序图,用来说明半导体记忆装置500之资料 输出。 |
