| 主权项 |
1.一种静电放电保护半导体装置,适用于一接合垫 及一内部电路之间,并耦接于一第一位准信号及一 第二位准信号,包括: 一电压侦测装置,用以侦测上述第一位准信号之电 压値,当上述第一位准信号达到一第一既定电位値 时,则输出一侦测结果信号; 一信号转换电路,当接收到上述侦测结果信号时, 则输出上述第二位准信号; 一第一开关,耦接于上述接合垫与上述内部电路之 连接点,具有耦接至上述第二位准信号之第一控制 极,当上述接合垫之电压位准达到一第二既定电位 値时,则导通; 一第二开关,耦接于上述接合垫与上述内部电路之 连接点,具有耦接至上述第一位准信号之第二控制 极,当上述接合垫之电压位准达到一第三既定电位 値时,则处于一开启状态,并拉升上述第一位准信 号之电位値;及 一第三开关,耦接于上述接合垫与上述内部电路之 连接点,具有耦接至上述信号转换电路之第三控制 极,当上述接合垫之电压位准达到上述第二既定电 位値且上述第三控制极接收到上述第二位准信号 时,则导通。2.如申请专利范围第1项所述之静电放 电保护半导体装置,其中上述第一开关及第三开关 为NMOS电晶体。3.如申请专利范围第2项所述之静电 放电保护半导体装置,其中上述第二开关为PMOS电 晶体。4.如申请专利范围第3项所述之静电放电保 护半导体装置,其中上述电压侦测装置为串接之至 少一二极体,且上述串接二极体之导通电压系位于 上述第一位准信号之电位値及上述第一既定电位 値之间。5.如申请专利范围第4项所述之静电放电 保护半导体装置,其中上述信号转换电路更包括: 一切换电路,耦接于上述电压侦测装置,当接收到 上述侦测结果信号时,则输出一接地电位致能信号 ;及 一驱动电路,耦接于上述切换电路,当接收到上述 接地电位致能信号时,则输出上述第二位准信号。 6.如申请专利范围第5项所述之静电放电保护半导 体装置,其中上述第一位准信号为外部电源信号。 7.如申请专利范围第6项所述之静电放电保护半导 体装置,其中上述第二位准信号之电位値为接地电 位。8.如申请专利范围第7项所述之静电放电保护 半导体装置,其中上述第二既定电位値为NMOS电晶 体之崩溃电压。9.如申请专利范围第8项所述之静 电放电保护半导体装置,其中上述第三既定电位値 为导致PMOS电晶体产生漏电流之电压値。10.如申请 专利范围第9项所述之静电放电保护半导体装置, 其中上述第一控制极、第二控制极及第三控制极 为MOS电晶体之闸极。11.一种静电放电保护半导体 装置,适用于一接合垫及一内部电路之间,并耦接 于一第一位准信号,一第二位准信号及一第三位准 信号,包括: 一电压侦测装置,用以侦测上述第三位准信号之电 压値,当上述第三位准信号达到一第一既定电位値 时,则输出一侦测结果信号; 一切换电路,耦接于上述电压侦测装置,当接收到 上述侦测结果信号时,则输出一接地电位致能信号 ; 一驱动电路,耦接于上述切换电路及电压侦测装置 ,用以根据上述第一位准信号而形成上述第三位准 信号,当接收到上述接地电位致能信号时,则输出 上述第二位准信号; 一第一开关,耦接于上述接合垫与上述内部电路之 连接点,具有耦接至上述第二位准信号之第一控制 极,当上述接合垫之电压位准达到一第二既定电位 値时,则导通; 一第二开关,耦接于上述接合垫与上述内部电路之 连接点,具有耦接至上述第一位准信号之第二控制 极,当上述接合垫之电压位准达到一第三既定电位 値时,则处于一开启状态,并拉升上述第一位准信 号之电位値;及 一第三开关,耦接于上述接合垫与上述内部电路之 连接点,具有耦接至上述信号转换电路之第三控制 极,当上述接合垫之电压位准达到上述第二既是电 位値且上述第三控制极接收到上述第二位准信号 时,则导通。12.如申请专利范围第11项所述之静电 放电保护半导体装置,其中上述第一开关及第三开 关为NMOS电晶体。13.如申请专利范围第12项所述之 静电放电保护半导体装置,其中上述第二开关为 PMOS电晶体。14.如申请专利范围第13项所述之静电 放电保护半导体装置,其中上述电压侦测装置为串 接之至少一二极体,且上述串接二极体之导通电压 系位于上述第三位准信号之电位値及上述第一既 定电位値之间。15.如申请专利范围第14项所述之 静电放电保护半导体装置,其中上述第一位准信号 为外部电源信号。16.如申请专利范围第15项所述 之静电放电保护半导体装置,其中上述第二位准信 号之电位値为接地电位。17.如申请专利范围第16 项所述之静电放电保护半导体装置,其中上述第二 既定电位値为NMOS电晶体之崩溃电压。18.如申请专 利范围第17项所述之静电放电保护半导体装置,其 中上述第三既定电位値为导致PMOS电晶体产生漏电 流之电压値。19.如申请专利范围第18项所述之静 电放电保护半导体装置,其中上述第一控制极、第 二控制极及第三控制极为MOS电晶体之闸极。图式 简单说明: 第1图系显示传统静电放电保护电路之方块图。 第2图系第1图中,I/O缓冲电路22.N型预先驱动电路24 及第一切换电路26之电路图。 第3图系显示根据本发明实施例所述之静电放电保 护半导体装置之电路图。 |
