| 主权项 |
1.一种半导体积体电路,具有一个逻辑电路,其包含 : 一个或多个第一电晶体,用以经由输出端将电荷提 供给外部负载;及 一个或多个第二电晶体,用以经由输出端自负载撤 出电荷; 且其中: 在该逻辑电路之逻辑操作中,上述电荷之提供与撤 出的执行乃根据自外部装置输入的复数个二进位 逻辑讯号的状态组合;且 在逻辑电路的所有电晶体中,除用以提供电荷的第 一电晶体外的每电晶体具有低于第一电晶体之门 限电压値。2.一种半导体积体电路,具有一个AND逻 辑电路,包含: 一个NAND电路,其具有: 并联的第一与第二p通道MOS FET,其中第一个与第二 个输入讯号分别输入FET的闸极;与 第一n通道MOS FET,其中第一个输入讯号输入其闸极 且第二个输入讯号之反相讯号输入其源极,并且 其中,第一与第二p通道MOS FET之共汲极与第一n通道 MOS FET之汲极相接;以及 一个具互补式MOS电晶体架构的反相器电路,用以自 NAND电路接收输出讯号并从输出端输出与接收到的 讯号反相之讯号,其中该互补式MOS电晶体架构包含 第三p通道MOS FET与第二n通道MOS FET,且 其中,在该AND逻辑电路的的所有MOSFET中,除第三p通 道MOS FET外的每FET均具有一门限电压値低于第三p 通道MOS FET之门限电压値。3.一种半导体积体电路, 具有一个AND逻辑电路,其包含: 一个NAND电路,其包含: 第一pMOS FET,其中将一个固定的电位加至其闸极使 第一MOS FET导通;与 第一n通道MOS FET,其中第一个输入讯号输入其闸极 且第二个反相之输入讯号输入其源极,且 一个具互补式MOS电晶体架构的反相器电路,用以自 NAND电路接收输出讯号并从输出端输出与接收到的 讯号反相之讯号,其中该互补式MOS电晶体架构包含 第二p通道MOS FET与第二n通道MOS FET,且 其中,在该AND逻辑电路的所有MOS FET中,除第二p通道 MOS FET外的每FET均具有一门限电压値低于第二p通 道MOS FET之门限电压値。4.一种半导体积体电路,具 有一个NOR逻辑电路,其包含: 第一pMOS FET,其中第一个输入讯号输入其闸极且第 二个输入讯号之反相输入讯号输入其源极,以及 并联的第一与第二nMOS FET,其中第一个与第二个输 入讯号分别输入FET的闸极,且其中: 第一pMOS FET之汲极和第一与第二nMOS FET之共汲极相 接;且 在NOR逻辑电路中的每MOS FET之门限电压値得以减少 。5.如申请专利范围第1至4项中任一项之半导体积 体电路,其中该逻辑电路应用于解码电路。6.一种 半导体积体电路,包含: 一个解码区域,位于相邻的记忆单元区域之间,具 有一个或多个p通道MOS FET与一个或多个n通道MOS FET ,其中: 每p通道MOS FET与n通道MOS FET以某一方式排列使得闸 极宽度之方向垂直于沿着字元线在记忆单元区域 中延伸的方向。7.如申请专利范围第6项之半导体 积体电路,其中p通道MOS FET与n通道MOS FET排列之方 向垂直于沿着字元线在记忆单元区域中所延伸的 方向,以某一方式使得p通道MOS FET与n通道MOS FET互 相面对。8.一种半导体积体电路,包含: 一个解码区域,位于相邻的记忆单元区域之间,具 有一个或多个p通道MOS FET与一个或多个n通道MOS FET ,其中: p通道MOS FET与n通道MOS FET排列之方向垂直于沿着字 元线在记忆单元区域中所延伸的方向,以某一方式 使得p通道MOS FET与n通道MOS FET互相面对。9.如申请 专利范围第6至8项中任一项之半导体积体电路,其 中p通道MOS FET与n通道MOS FET形成一个NAND电路。10. 如申请专利范围第6至8项中任一项之半导体积体 电路,其中p通道MOS FET与n通道MOS FET形成一个AND逻 辑电路其包含一个NAND电路与一个反相器电路。11. 如申请专利范围第6至8项中任一项之半导体积体 电路,其中p通道MOS FET与n通道MOS FET形成一个NOR电 路。12.如申请专利范围第6至8项中任一项之半导 体积体电路,其中一条用以提供电力之主供给电源 线将延着解码器区域与每个记忆单元区域之间的 每个边界加以提供,而位于边界的主供给电源线经 由穿过记忆单元区域且平行于字元线延伸方向的 第一条次要供给电源线便可相接。13.如申请专利 范围第12项之半导体积体电路,其中:在记忆单元区 域两侧的主供给电源线经由穿过记忆单元区域的 第二条次要供给电源线使可相接;并且该主供给电 源线,和第一条与第二条次要供给电源线形成一绕 线网路以提供电力于半导体积体电路的整个晶片 面积上。14.如申请专利范围第6至8项中任一项之 半导体积体电路,其中一条用以提供接地之主接地 线将延着解码器区域与每个记忆单元区域之间的 每个边界加以提供,而位于边界的主接地线经由穿 过记忆单元区域且平行于字元线延伸方向的第一 条次要接地线便可相接。15.如申请专利范围第14 项之半导体积体电路,其中:在记忆单元区域两侧 的主接地线经由穿过记忆单元区域的第二条次要 接地线便可相接;并且该主接地线,和第一条与第 二条次要接地线形成一绕线网路以提供接地于半 导体积体电路的整个晶片面积上。16.如申请专利 范围第12项之半导体积体电路,其中一条用以提供 接地之主接地线将延着解码器区域与每个记忆单 元区域之间的每个边界加以提供,而位于边界的主 接地线经由穿过记忆单元区域且平行于字元线延 伸方向的第一条次要接地线便可相接。17.如申请 专利范围第16项之半导体积体电路,其中: 在记忆单元区域两侧的主供给电源线经由穿过记 忆单元区域的第二条次要供给电源线相接; 该主供给电源线,和第一条与第二条次要供给电源 线形成一绕线网路以提供电力于半导体积体电路 的整个晶片面积上; 在记忆单元区域两侧的主接地线经由穿过记忆单 元区域的第二条次要接地线相接;并且 该主接地线,以及第一条与第二条次要接地线形成 一绕线网路以提供接地于半导体积体电路的整个 晶片面积上。图式简单说明: 图1A为电路图显示根据本发明之第一个实施例应 用于半导体积体电路中的一个AND逻辑电路,并且图 1B为该逻辑电路之真値表。 图2A为一图式显示在第一个实施例中的半导体积 体电路之晶片的一般架构,并且图2B为在图2A中圆 圈A所围绕的区域之放大图。 图3显示在第一个实施例中的半导体积体电路之解 码器区域的图案布局,并且尤其是,显示最底层包 含多晶矽闸极图案之MOS电晶体。 图4亦显示解码器区域的图案布局,并且尤其是,显 示该MOS电晶体与第一层金属绕线图案。 图5亦显示解码器区域的图案布局,并且尤其是,显 示该MOS电晶体与第二层金属绕线图案。 图6亦显示解码器区域的图案布局,并且尤其是,显 示该MOS电晶体与第三层金属绕线图案。 图7为一图形显示分别对应于传统与本逻辑电路用 以形成电路之电晶体闸极宽度之总値与延迟时间 之间的关系之模拟结果。 图8A为一图式显示传统半导体积体电路之晶片的 一般架构其中该pMOS电晶体与nMOS电晶体于横向排 成一列,并且图8B为在图8A中圆圈B所围绕的区域之 放大图。 图9显示半导体积体电路之解码器区域的图案布局 ,并且尤其是,显示最底层之MOS电晶体与第三层金 属绕线图案。 图10A为电路图显示根据本发明之第二个实施例应 用于半导体积体电路中的一个AND逻辑电路,并且图 10B为该逻辑电路之真値表。 图11A为电路图显示根据本发明之第三个实施例应 用于半导体积体电路中的一个NOR逻辑电路,并且图 11B为该逻辑电路之真値表。 图12为电路图显示一个使用双载子电晶体之传统 逻辑电路。 图13为电路图显示一个改进的传统逻辑电路。 图14为电路图显示另一个改进的传统逻辑电路。 |
