| 主权项 |
1.一种封装及测试积体电路晶粒之方法,包括下列 步骤: 联结一第一积体电路晶粒至一基体; 密封(encapsulating)该第一积体电路晶粒; 测试该第一积体电路晶粒;及 如果该第一积体电路晶粒之该测试系成功的,联结 第二积体电路晶粒至该基体。2.如申请专利范围 第1项之方法,另包含密封该第二积体电路晶粒之 步骤。3.如申请专利范围第1项之方法,另包含测试 该第二积体电路晶粒之步骤。4.如申请专利范围 第1项之方法,其中该第二积体电路晶粒包括一图 形加速器电路。5.如申请专利范围第1项之方法,其 中该第一积体电路晶粒之该测试包含动态预烧( burn-in)测试。6.如申请专利范围第1项之方法,其中 该第一积体电路晶粒包括一DRAM电路。7.一种将积 体电路晶粒与一基体相结合之方法,该基体具有第 一连接阵列,适合联结至由第二基体所提供之第二 连接阵列,该方法包括下列步骤: 联结第一积体电路晶粒至基体; 密封(encapsulating)该第一积体电路晶粒; 在密封该第一积体电路晶粒之后测试该第一积体 电路晶粒;及 如果该第一积体电路晶粒之测试系成功的,即联结 第二积体电路晶粒至该基体。8.如申请专利范围 第7项之方法,另包含密封该第二积体电路晶粒之 步骤。9.如申请专利范围第7项之方法,另包含测试 该第二积体电路晶粒之步骤。10.一种形成具有至 少二积体电路晶粒之多晶片模组的方法,包括下列 步骤: 联结第一积体电路晶粒至具有一连接阵列的第一 基体; 密封(encapsulating)该第一积体电路晶粒; 在密封该第一积体电路晶粒之后测试该第一积体 电路晶粒;及 如果该第一积体电路晶粒之测试系成功的,联结第 二积体电路晶粒至该第一基体。11.如申请专利范 围第10项之方法,另包含密封该第二积体电路晶粒 之步骤。12.如申请专利范围第10项之方法,另包含 测试该第二积体电路晶粒之步骤。13.如申请专利 范围第10项之方法,其中该第一积体电路晶粒之该 测试包含动态预烧测试。14.如申请专利范围第13 项之方法,其中该动态预烧测试包含电压范围之测 试。15.如申请专利范围第13项之方法,其中该动态 预烧测试包含温度范围之测试。16.如申请专利范 围第10项之方法,其中该连接阵列包含一球形格状 阵列(ball grid array)。17.如申请专利范围第10项之方 法,其中该连接阵列包含一针脚格状阵列(pin grid array)。18.一种将至少一已知良晶粒封装置具有至 少第一基体与第二基体之基体条上的方法,包括下 列步骤: 联结第一积体电路晶粒至第一基体; 密封(encapsulating)该第一积体电路晶粒及第一基体 与该第一积体电路晶粒相接合之部分; 在密封之后测试该第一积体电路晶粒;及 如果该第一积体电路晶粒之测试系成功的,联结第 二积体电路晶粒至第一基体。19.如申请专利范围 第18项之方法,其中如果该第一积体电路晶粒之测 试系不成功的话,则进一步包含将第一基体标记为 不可使用之步骤,以预先排除该第二积体电路晶粒 联结至第一基体。20.如申请专利范围第19项之方 法,另包含下列步骤: 联结第三积体电路晶粒至第二基体;及 密封该第三积体电路晶粒及第二基体与该第三积 体电路晶粒相接合之部分。21.如申请专利范围第 20项之方法,另包含在密封之后测试该第三积体电 路晶粒之步骤。22.如申请专利范围第21项之方法, 其中如果该第三积体电路晶粒之测试系成功的话, 则进一步包含将第四积体电路晶粒联结至第二基 体之步骤。23.如申请专利范围第18项之方法,其中 该第二积体电路晶粒包含一图形加速器电路。24. 如申请专利范围第18项之方法,其中该第一积体电 路晶粒之该测试包含动态预烧测试。25.如申请专 利范围第18项之方法,其中该第一积体电路晶粒包 括一DRAM电路。26.一种封装及测试积体电路晶粒之 方法,包括: 联结一第一组积体电路晶粒至一基体; 密封(encapsulating)该第一组积体电路晶粒; 测试该第一组积体电路晶粒;及 如果该第一组积体电路晶粒之该测试系成功的,联 结至少一额外之积体电路晶粒至该基体。图式简 单说明: 图1系一方块图,以横剖面显示用以形成一单一多 晶片模组之已知方法。 图2系一方块图,以横剖面显示依据本发明之一实 施例的用以形成且测试一单一多晶片模组之方法 。 图3系一方块图,显示依据本发明之另一实施例用 以形成且测试在一基体条上之多于一的多晶片模 组之方法。 |
