| 主权项 |
1.一种可程式延迟动态随机存取记忆体控制-延迟读取时脉之装置包括:一第一延迟电路,其输入端耦接至一命令输出时脉讯号,用以将该命令输出时脉讯号选择适当延迟后输出;一第二延迟电路,其输入端耦接至一时脉讯号,用以将该时脉讯号选择适当延迟后输出以产生一读取参考时脉讯号;以及一锁相回路,其输入端耦接至选择适当延迟后之该命令输出时脉讯号及一回授输入时脉讯号,用以产生该滙流排输出时脉讯号。2.如申请专利范围第1项所述之装置,其中该第一延迟电路包括:复数个单位延迟电路,其中该些单位延迟电路之一输入耦接至该命令输出时脉讯号,其他单位延迟电路之输入依序耦接至其他单位延迟电路之输出;以及一多工器,其复数个输入端耦接至该命令输出时脉讯号及该些单位延迟电路之输出,用以选择适当延迟之该命令输出时脉讯号。3.如申请专利范围第1项所述之装置,其中该第二延迟电路包括:复数个单位延迟电路,其中该些单位延迟电路之一输入耦接至该时脉讯号,其他单位延迟电路之输入依序耦接至其他单位延迟电路之输出;以及一多工器,其复数个输入端分别耦接至该时脉讯号及该些单位延迟电路之输出,用以选择适当延迟之该读取参考时脉讯号。4.如申请专利范围第1项所述之装置,其中该第一延迟电路及该第二延迟电路之适当延迟系藉由一基本输出入系统设定。5.如申请专利范围第1项所述之装置,其中该时脉讯号系为该命令输出时脉讯号。6.如申请专利范围第1项所述之装置,其中该时脉讯号系为该回授输入时脉讯号。7.一种可程式延迟动态随机存取记忆体控制-延迟读取时脉之装置包括:一第一延迟电路,其输入端耦接至一命令输出时脉讯号,用以将该命令输出时脉讯号选择适当延迟后输出;一第二延迟电路,其输入端耦接至一时脉讯号,用以将该时脉讯号选择适当延迟后输出,以产生一读取参考时脉讯号;一第三延迟电路,其输入端耦接至一回授输入时脉讯号,用以将该回授输入时脉讯号选择适当延迟后输出;以及一锁相回路,其输入端耦接至选择适当延迟后之该命令输出时脉讯号及选择适当延迟后之该回授输入时脉讯号,用以产生该滙流排输出时脉讯号。8.如申请专利范围第7项所述之装置,其中该第一延迟电路包括:复数个单位延迟电路,其中该些单位延迟电路之一输入耦接至该命令输出时脉讯号,其他单位延迟电路之输入依序耦接至其他单位延迟电路之输出;以及一多工器,其复数个输入端耦接至该命令输出时脉讯号及该些单位延迟电路之输出,用以选择适当延迟之该命令输出时脉讯号。9.如申请专利范围第7项所述之装置,其中该第二延迟电路包括:复数个单位延迟电路,其中该些单位延迟电路之一耦接至该时脉讯号,其他单位延迟电路之输入依序耦接至其他单位延迟电路之输出;以及一多工器,其复数个输入端分别耦接至该时脉讯号及该些单位延迟电路之输出,用以选择适当延迟之该读取参考时脉讯号。10.如申请专利范围第7项所述之装置,其中该第三延迟电路包括:复数个单位延迟电路,其中该些单位延迟电路之一耦接至该回授输入时脉讯号,其他单位延迟电路之输入依序耦接至其他单位延迟电路之输出;以及一多工器,其复数个输入端分别耦接至该回授输入时脉讯号及该些单位延迟电路之输出,用以选择适当延迟之该回授输入时脉讯号。11.如申请专利范围第7项所述之装置,其中该时脉讯号系为该命令输出时脉讯号。12.如申请专利范围第7项所述之装置,其中该时脉讯号系为该回授输入时脉讯号。13.如申请专利范围第7项所述之装置,其中该第一延迟电路、该第二延迟电路及该第三延迟电路之适当延迟系藉由一基本输出入系统设定。14.一种可程式延迟动态随机存取记忆体控制-延迟读取时脉之方法,系用于一晶片组中,该晶片组内部包括一命令输出时脉讯号、一读取参考时脉讯号、一回授输入时脉讯号及一滙流排输出时脉讯号,该滙流排输出时脉讯号耦接至该动态随机存取记忆体模组,该方法包括下列步骤:选择适当延迟之该命令输出时脉讯号;选择适当延迟之该读取参考时脉讯号;选择适当延迟后之该回授输入时脉讯号;以及将适当延迟后之该命令输出时脉讯号及该回授输入时脉讯号输入至一锁相回路装置,用以产生适当延迟之该滙流排输出时脉讯号;使该读取参考时脉讯号及该滙流排输出时脉讯号得到适当延迟进而使该记忆体模组得到足够之设定时间。15.如申请专利范围第14项所述之方法,其中该选择适当延迟之该读取参考时脉讯号、该回授输入时脉讯号及该命令输出时脉讯号之步骤更包括藉由一基本输出入系统选择该些讯号之适当延迟。图式简单说明:第1图绘示一种习知个人电脑中北桥接器与动态随机记忆体模组之连接示意图;第2a图绘示一种习知个人电脑中北桥接器存取动态随机记忆体模组时北桥接器之讯号时序图;第2b图绘示一种习知个人电脑中北桥接器存取动态随机记忆体模组时动态随机记忆体模组之讯号时序图;第3图绘示一种依据本发明之一较佳实施例之一种可程式延迟动态随机存取记忆体之读取时脉之装置中北桥接器与动态随机记忆体模组之连接示意图;第4a图绘示依据本发明之一较佳实施例之一种可程式延迟动态随机存取记忆体之读取时脉之装置在北桥接器存取动态随机记忆体模组时北桥接器侧之讯号时序图;以及第4b图绘示依据本发明之一较佳实施例之一种可程式延迟动态随机存取记忆体之读取时脉之装置在北桥接器存取动态随机记忆体模组时动态随机记忆体模组侧之讯号时序图。 |
