| 主权项 |
1.一种形成渠沟式闸极结构的方法,该方法至少包含下列步骤:提供一半导体结构,该半导体结构具有一矽底材,该矽底材具有第一导电性之第一井区,一具有第二导电性之防止参杂贯透区,系位于该第一井区的上面,一具有该第二导电性之第二井区,系位于一金属氧化半导体电晶体之源极汲极区域,以及一具有该第二导电性之第三井区,系位于该第二井区的下面,该防止参杂贯透区的上面,其中该第二导电性与该第一导电性之电性相反;形成一闸极渠沟于该矽底材中;形成一间隙壁于该闸极渠沟中的侧壁上;形成一具有该第二电性之第四井区于该第一井区中,且该第四井区位于该第一井区与该第三井区交接处;形成一氧化层于该闸极渠沟中的底部;以及填入一多晶矽层于该闸极渠沟中形成一闸极。2.如申请专利范围第1项之方法,其中上述之第一井区,系以离子植入法形成。3.如申请专利范围第1项之方法,其中上述之第二井区,系以离子植入法植入形成。4.如申请专利范围第1项之方法,其中上述之第三井区,系以离子植入法形成。5.如申请专利范围第1项之方法,其中上述之闸极渠沟系为藉由一光学微影制程在该矽底材中定义渠沟位置,然后进行蚀刻而成。6.如申请专利范围第1项之方法,其中上述之第四井区系为轻参杂汲极区。7.如申请专利范围第1项之方法,其中上述之氧化层为闸极氧化层。8.如申请专利范围第1项之方法,其中上述填入一多晶矽层于该闸极渠沟中形成一闸极,系为先沈积一多晶矽层,然后进行蚀刻而成。9.一种形成渠沟式闸极结构的方法,该方法至少包含下列步骤:提供一半导体结构,该半导体结构具有一矽底材,该矽底材具有一P型井,在P型井上具有一N型防止参杂贯透区,在该矽底材的源极汲极表面具有一第一N型参杂区,以及在该第一N型参杂区之下具有一第二N型参杂区;藉由一光学微影制程在该矽底材上定义闸极渠沟位置,并进行蚀刻形成该闸极渠沟;形成一间隙壁于该闸极渠沟两侧壁;形成一轻参杂汲极于P型井中,位于P型井与第二N型参杂区交接处;形成一闸极氧化层于闸极渠沟底部;填入一多晶矽层于该闸极渠沟中形成一多晶闸极;以及在该多晶闸极及元件表面源极汲极区域上形成一矽化金属层。10.如申请专利范围第9项之方法,其中上述第一N型参杂区为较高浓度参杂。11.如申请专利范围第9项之方法,其中上述第二N型参杂区为较低浓度参杂。12.一种形成渠沟式闸极结构的方法,该方法至少包含下列步骤:提供一半导体结构,该半导体结构具有一矽底材,该矽底材具有一P型井,在P型井上具有一N型防止参杂贯透区,在该矽底材的源极汲极表面具有一较高浓度N+型参杂区,以及在该较高浓度N型参杂区之下具有一较低浓度N-型参杂区;藉由一光学微影制程在该矽底材上定义闸极渠沟位置,并进行蚀刻形成该闸极渠沟;形成一间隙壁于该闸极渠沟两侧壁;形成一轻参杂汲极于P型井中,位于P型井与第二N型参杂区交接处;形成一闸极氧化层于闸极渠沟底部;填入一多晶矽层于该闸极渠沟中形成一多晶闸极;以及在该多晶闸极及元件表面源极汲极区域上形成一矽化金属层。13.如申请专利范围第12项之方法,其中上述N+型参杂区以及N-型参杂区系用以降低接面电容,进而减少元件开启时时间延迟的情形出现。14.如申请专利范围第12项之方法,其中上述闸极渠沟系用以控制多晶闸极的临界大小。15.如申请专利范围第12项之方法,其中上述间隙壁的厚度系用以控制多晶闸极的临界大小。图式简单说明:第一图为传统闸极结构示意图。第二A图到第二E图系根据本发明所揭露之技术,形成渠沟式闸极结构之流程示意图。 |
