| 主权项 |
1.一种于记忆体元件形成隔离的方法,其步骤至少 包含: 提供一半导体底材,该半导体底材具有一共同源极 区域和一第一区域; 形成一具一第一深度之第一开口于该共同源极区 域之该半导体底材内; 形成一具一第二深度之第二开口于该第一区域之 该半导体底材内,其中该第二深度大于该第一深度 ;及 以一介电材料填塞该第一开口及该第二开口,以形 成一第一隔离于该共同源极区域及一第二隔离于 该第一区域之该半导体底材内。2.如申请专利范 围第1项之方法,其中上述该半导体底材是一矽底 材。3.如申请专利范围第1项之方法,其中上述形成 该第一开口之步骤至少包含: 形成一第一介电层于该半导体底材上; 形成一第二介电层于该第一介电层上,其中该第二 介电层与该第一介电层具有不同的蚀刻选择比; 形成一第三介电层于该第二介电层上,其中该第三 介电层与该第二介电层具有不同的蚀刻选择比; 形成一第一图案转移之光阻于该第三介电层上,其 中该第一图案转移之光阻定义出该第一开口于该 共同源极区域; 利用该第一图案转移之光阻为罩幕,蚀刻该第三介 电层,该第二介电层,该第一介电层,及部份该半导 体底材,以形成该具该第一深度之第一开口于该共 同源极区域之该半导体底材内;及 去除该第一图案转移之光阻。4.如申请专利范围 第3项之方法,其中上述形成该形成该第二开口之 步骤至少包含: 形成一第二图案转移之光阻于该第三介电层上,其 中该第二图案转移之光阻定义出该第二开口于该 第一区域; 利用该第二图案转移之光阻为罩幕,蚀刻该第三介 电层,该第二介电层,该第一介电层,及部份该半导 体底材,以形成该具该第二深度之第二开口于该第 一区域之该半导体底材内,其中该第二深度大于该 第一深度;及 去除该第二图案转移之光阻。5.如申请专利范围 第3项之方法,其中上述该第一介电层是一垫氧化 层。6.如申请专利范围第5项之方法,其中上述该第 二介电层是一氮化矽层。7.如申请专利范围第6项 之方法,其中上述该第三介电层是一覆盖氧化层。 8.如申请专利范围第3项之方法,其中上述形成该第 一隔离及该第二隔离之步骤至少包含: 形成一第四介电层于该第一开口及该第二开口内; 利用该介电材料,形成一第五介电层于该第一介电 层上且填塞该第一开口及该第二开口; 平坦化该第五介电层以暴露出该第二介电层;及 去除该第二介电层及该第一介电层。9.如申请专 利范围第1项之方法,更包含形成一闸极结构,一源 极区域,一汲极区域,及一共同源极线以形成一快 闪记忆体元件。10.一种于记忆体元件形成隔离的 方法,其步骤至少包含: 提供一矽底材,该矽底材具有一共同源极区域和一 第一区域; 形成一垫氧化层于该矽底材上; 形成一氮化矽层于该垫氧化层上; 形成一覆盖氧化层于该氮化矽层上; 形成一具一第一深度之第一开口于该共同源极区 域之该矽底材内; 形成一具一第二深度之第二开口于该第一区域之 该矽底材内,其中该第二深度大于该第一深度;及 以一介电材料填塞该第一开口及该第二开口,以形 成一第一隔离于该共同源极区或及一第二隔离于 该第一区域之该矽底材内。11.如申请专利范围第 10项之方法,其中上述形成该第一开口之步骤至少 包含: 形成一第一图案转移之光阻于该覆盖氧化层上,其 中该第一图案转移之光阻定义出该第一开口于该 共同源极区域; 利用该第一图案转移之光阻为罩幕,蚀刻该覆盖氧 化层,该氮化矽层,该垫氧化层,及部份该矽底材,以 形成该具该第一深度之第一开口于该共同源极区 域之该矽底材内;及 去除该第一图案转移之光阻。12.如申请专利范围 第10项之方法,其中上述形成该第二开口之步骤至 少包含: 形成一第二图案转移之光阻于该覆盖氧化层上,其 中该第二图案转移之光阻定义出该第二开口于该 第一区域; 利用该第二图案转移之光阻为罩幕,蚀刻该覆盖氧 化层,该氮化矽层,该垫氧化层,及部份该矽底材,以 形成该具该第二深度之第二开口于该第一区域之 该矽底材内其中该第二深度大于该第一深度;及 去除该第二图案转移之光阻。13.如申请专利范围 第10项之方法,其中上述形成该第一隔离及该第二 隔离之步骤至少包含: 形成一衬氧化层于该第一开口及该第二开口内; 利用该介电材料,形成一介电层于该覆盖氧化层上 且填塞该第一开口及该第二开口; 平坦化该介电层以暴露出该氮化矽层;及 去除该氮化矽层及该垫氧化层。14.如申请专利范 围第10项之方法,更包含形成一闸极结构,一源极区 域,一汲极区域,及一共同源极线以形成一快闪记 忆体元件。15.一种于一具一共同源极区域及一第 一区域之半导体底材形成隔离的方法,其步骤至少 包含: 形成一垫氧化层于该半导体底材上; 形成一氮化矽层于该垫氧化层上; 形成一覆盖氧化层于该氮化矽层上; 形成一第一图案转移之光限于该覆盖氧化层上,其 中该第一图案转移之光阻定义出一第一开口于该 半导体底材之该共同源极区域及一第二开口于该 半导体底材之该第一区域; 利用该第一图案转移之光阻为罩幕,蚀刻该覆盖氧 化层,该氮化矽层,该垫氧化层,及部份该矽底材,以 形成具一第一深度之该第一开口于该共同源极区 域之该半导体底材内,及该第二开口于该第一区域 之该半导体底材内; 去除该第一图案转移之光阻; 形成一第二图案转移之光阻于该覆盖氧化层上,其 中该第二图案转移之光阻定覆盖住该第一开口,且 暴露出于该第二开口内之该半导体底材; 利用该第二图案转移之光阻为罩幕,去除该第二开 口内之该半导体底材直到一第二深度,其中该第二 深度大于该第一深度; 去除该第二图案转移之光阻; 形成一衬氧化层于该第一开口及该第二开口内; 利用一介电材料,形成一介电层于该覆盖氧化层上 且填塞该第一开口及该第二开; 平坦化该介电层以暴露出该氮化矽层;及 去除该氮化矽层及该垫氧化层。16.如申请专利范 围第15项之方法,其中上述该半导体底材是一矽底 材。17.如申请专利范围第15项之方法,更包含形成 一闸极结构,一源极区域,一汲极区域,及一共同源 极线以形成一快闪记忆体元件。图式简单说明: 第一图系传统技术形成记忆阵列未形成共同源极 线前之俯视面图; 第二图系第一图形成共同源极线后切线2-2之横切 面图,其显示共同位元线的电性不连续; 第三图系利用本发明形成记忆阵列未形成共同源 极线前之俯视面图; 第四A图系本发明于形成浅沟渠隔离区域之第一开 口时之第三图切线4-4之横切面图; 第四B图系本发明于形成浅沟渠隔离区域之第二开 口时之第三图切线4-4之横切面图; 第四C图系本发明于形成浅沟渠隔离区域之第一隔 离时之第三图切线4-4之横切面图; 第四D图系本发明于形成浅沟渠隔离区域之第一隔 离完成后之第三图切线4-4之横切面图; 第五A图系本发明于形成浅沟渠隔离区域之第二开 口时之第三图切线5-5之横切面图; 第五B图系本发明于形成浅沟渠隔离区域之第二开 口时之第三图切线5-5之横切面图; 第五C图系本发明于形成浅沟渠隔离区域之第二隔 离时之第三图切线5-5之横切面图; 第五D图系本发明于形成浅沟渠隔离区域之第二隔 离完成后之第三图切线5-5之横切面图; 第六图系本发明于形成浅沟渠隔离完成后之第三 图切线6-6之横切面图; 第七图系第三图中共同源极区域的浅沟渠隔离被 蚀刻,形成共同源极线后之横切面图。 |
