| 主权项 |
1.一种程式化及抹除P通道基底-氧化矽/氮化矽/氧 化矽-矽(SONOS)记忆胞的操作方法,其中该SONOS记忆 胞包括有一基底、一位在该基底上之ONO层、一闸 极层、以及位于该ONO层两侧的该基底中的两个掺 杂区,该操作方法包括: 将两个掺杂区其中之一指定为汲极区,而另一个为 源极区; 当要进行程式化动作时,将热电洞局部地注入至该 ONO层中靠近该汲极区的一第1区域;以及 当要进行抹除动作时,将热电子局部注入至该ONO层 中靠近该汲极区之处,藉此将热电洞消除。2.如申 请专利范围第1项所述之程式化及抹除P通道基底- 氧化矽/氮化矽/氧化矽-矽(SONOS)记忆胞的操作方法 ,其中将该热电洞局部地注入至该ONO层中之步骤包 括设定一偏压组态,该偏压组态系将该闸极与该汲 极区设定为一第一负偏压,并将该源极区接地,其 中该第一负偏压之値足以使热电洞产生并注入该 ONO层中。3.如申请专利范围第2项所述之程式化及 抹除P通道基底-气化矽/氮化矽/氧化矽-矽(SONOS)记 忆胞的操作方法,其中该第一负偏压为-9V。4.如申 请专利范围第1项所述之程式化及抹除P通道基底- 氧化矽/氮化矽/氧化矽-矽(SONOS)记忆胞的操作方法 ,其中将该热电子局部注入至该ONO层中之步骤包括 设定一偏压组态,该偏压组态将该汲极区设定为一 第一负偏压,而将该闸极设定为一第二负偏压,以 及将该基底设定为一接地电压,其中该第一负偏压 之绝对値大于该第二负偏压,且该第一负偏压与该 第二负偏压之差値足以使热电子产生并注入至该 ONO层中。5.如申请专利范围第4项所述之程式化及 抹除P通道基底-氧化矽/氮化矽/氧化矽-矽(SONOS)记 忆胞的操作方法,其中该第一负偏压为-9V,该第二 负偏压为-1V。6.如申请专利范围第1项所述之程式 化及抹除P通道基底-氧化矽/氮化矽/氧化矽-矽( SONOS)记忆胞的操作方法,其中在该P通道SONOS记忆体 元件中一第二位元之写入与抹除之操作,系以相反 的顺序将该二掺杂区指定为源极区与汲极区。7. 一种程式化及抹除P通道基底-氧化矽/氮化矽/氧化 矽-矽(SONOS)记忆胞的操作方法,其中该SONOS记忆胞 包括一基底,一位于基底上之一ONO层、二闸极层以 及位于该ONO层两侧之该基底中的两个掺杂区,该操 作方法包括: 指定该二个掺杂区其中之一为源极区,而另一个为 汲极区; 当要程式化该记忆胞时,施加一第一偏压组态至该 闸极、该汲极、该源极与该基底上,藉此注入热电 洞至该ONO层中靠近汲极区的第一区域,即存入一第 一位元;以及 当要进行抹除动作时,藉由施加一第二偏压组态至 该闸极、该汲极、该源极与该基底上,而将热电子 局部注入该ONO层之该第一区域中,藉此使在该第一 区域中之该热电洞被消除。8.如申请专利范围第7 项所述之程式化及抹除P通道基底-氧化矽/氮化矽/ 氧化矽-矽(SONOS)记忆胞的操作方法,其中在将该记 忆胞程式化之步骤中的该第一偏压组态包括设定 该闸极与该汲极区为一第一负偏压,并将该源极区 与该基底接地,其中该第一负偏压之値足以使热电 洞产生并注入该ONO层中。9.如申请专利范围第8项 所述之程式化及抹除P通道基底-氧化矽/氮化矽/氧 化矽-矽(SONOS)记忆胞的操作方法,其中该第一负偏 压为-9V。10.如申请专利范围第7项所述之程式化及 抹除P通道基底-氧化矽/氮化矽/氧化矽-矽(SONOS)记 忆胞的操作方法,其中在将该热电子局部注入该ONO 层的该第一区域之步骤中的该第二偏压组态包括 将该汲极区设定为一第一负偏压,将该闸极设定为 一第二负偏压,以及将该基底接地,其中该第一负 偏压之绝对値大于该第二负偏压,且该第一负偏压 与该第二负偏压之差値足以使热电子产生并注入 至该ONO层中。11.如申请专利范围第10项所述之程 式化及抹除P通道基底-气化矽/氮化矽/气化矽-矽( SONOS)记忆胞的操作方法,其中该第一负偏压为-9V, 该第二负偏压为-1V。12.如申请专利范围第7项所述 之程式化及抹除P通道基底-气化矽/氮化矽/气化矽 -矽(SONOS)记忆胞的操作方法,其中在该P通道SONOS记 忆体元件中之一第二位元之写入与抹除之操作,系 以相反的顺序将该二掺杂区指定为源极区与汲极 区。图式简单说明: 第1图系绘示N通道NROM结构之剖面示意图。 第2图系绘示第1图之N通道NROM操作时之闸极电流- 电压关系曲线(Ig-Vg curve)。 第3图系绘示根据本发明之一实施例中具有两个位 元储存功能之P通道NROM结构之剖面示意图。 第4图系绘示第3图所示之P通道SONOS记忆体元件其 操作时之闸极电流-电压关系曲线(Ig-Vg curve),其系 根据本发明实施例而得。 |
