发明名称 A HIGH-SPEED CYCLE CLOCK-SYNCHRONOUS MEMORY
摘要 <p>복수 셀 어레이의 데이터에 관하여 상이한 워드선으로부터 액세스하기 위한 긴 시간을 최적화하여, 커맨드간의 사이클 수를 최소로 한다. 셀 어레이간에서 공유되는 센스 앰프 S/A와 셀 어레이의 액세스 동작 제어를 각각 독립적으로 행하는 셀 어레이 제어 회로 CNTRLi를 구비하고, 클럭에 동기하여 데이터, 커맨드의 송수신이 행해지며, 액세스 커맨드는 어드레스의 구성 비트 (행, 열)를 모두 동시에 제공하고, 액세스 어드레스를 구성하는 일부의 어드레스 비트의, 연속되는 액세스 커맨드간에서의 비트 변화로부터, 이번의 액세스가 동일 셀 어레이 내의 액세스(S)인지, 또는 인접 셀 어레이간의 액세스(N)인지, 또는 원격 셀 어레이간의 액세스(F)인지의 판별이 이루어지며, 상기 연속되는 액세스 커맨드의 클럭 사이클 수가 S≥N≥F의 대소 관계를 만족시킨다.</p>
申请公布号 KR100337767(B1) 申请公布日期 2002.05.24
申请号 KR20010061051 申请日期 2001.09.29
申请人 发明人
分类号 G11C11/406;G11C7/10;G11C7/22;G11C11/408 主分类号 G11C11/406
代理机构 代理人
主权项
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