| 主权项 |
1.一种半导装置,为将具备第1功能之第1半导体晶片,具有第2功能之第2半导体晶片密封于一封装之构造,其特征为:上述第1半导体晶片具备未被切断之标线。2.如申请专利范围第1项之半导体装置,其中上述第1半导体晶片与上述第2半导体晶片系属合于上述封装内,且在上述第1半导体晶片与上述第2半导体晶片之内将具有大面积之半导体晶片配置于面对层合方向之下层。3.如申请专利范围第1项之半导体装置,其中上述第1功能与上述第2功能为不同之功能。4.如申请专利范围第1项之半导体装置,其中上述第1半导体晶片定为记忆体晶片,且以标线区分之第1功能晶片与第2功能晶设成相同构造。5.如申请专利范围第1项之半导体装置,其中上述第1半导体晶片做为记忆体晶片,同时将第2半导体晶片做为逻辑晶片,且在上述逻辑晶片与外界连接端子之间配设电源配线与信号配线,上述记忆体晶片与外界连接端子之间仅配设电源配线,上述记忆体晶片与逻辑晶片之间仅配设信号配线。6.一种半导体装置,具备:支撑基板,具有外界连接端子,多个半导体晶片,层合配置于该支撑基板上,以及封装,用于封装该多个半导体晶片;其特征为:由上述多个半导体晶片拉出之配线之中,未连接到上述外界连接端子之配线系在各半导体晶片间直接连接。7.如申请专利范围第6项之半导体装置,其中上述多个半导体晶片之中,以一个半导体晶片做为记忆体晶片,同时以层合于该记忆体晶片之另一半导体装置做为逻辑晶片,且在上述逻辑晶片与外界连接端子之间配设电源配线与信号配线,上述记忆体晶片与外界连接端子之间仅配设电源配线,上述记忆体晶片与逻辑晶片之间仅配设信号配线。8.一种半导体基板,具备:第1功能晶片,做为半导体晶片工作,第2功能晶片,做为半导体晶片工作并且紧接配置于上述第1功能晶片对面,以及标线,分别区分上述第1功能晶片及第2功能晶片;其特征为:上述第1功能晶片与第2功能晶片之配置形态系藉由选择用于切断处理之上述线,可以仅切取上述第1功能晶片单体,或仅切取上述第2功能晶片,或切取第1功能晶片与第2功能晶片所组成之区域。9.如申请专利范围第8项之半导体基板,其中在上述标线之配设位置为未形成用于连接邻近功能晶片之间之配线之构造。10.如申请专利范围第8项之半导体基板,其中上述标线之中,将未切断之标线之宽度设定为上被切断标线之宽度为狭窄。11.一种半导体装置,系将具备第1功能之第1半导体晶片与具备第2功能之第2半导体晶片密封于一个封装之构造,其特征为:上述第1半导体晶片具有未被切断之标线,且该标线之配设位置没有配置配线。12.一种半导体基板,具备:第1功能晶片,做为半导体晶片工作,第2功能晶片,做为半导体晶片工作并且紧接配置于上述第1功能晶片对面,以及标线,分别区分上述第1功能晶片及第2功能晶片;其特征为:上述第2功能晶片为将上述第1功能晶片旋转180度之构造。13.一种半导体装置,系将第1半导体装置,将第1功能晶片与第2功能晶片藉由未切断之标线接合,以及第2半导体晶片密封于一个封装中,其特征为:构成上述第1半导体晶片之第2功能晶片为将上述第1功能晶片旋转180度之构造。14.一种半导体装置,具备:具有外界连接端子之支撑基板,层合于该支撑基板上之多个半导体晶片,以及用于密封该多个半导体晶片之封装,由上述多个半导体晶片拉出之配线之中,未连接到上述外界连接端子之配线系在各半导体晶片间直接连接,其特征为:在与上述外界连接端子连接之半导体晶片之端子设置静电保护电路,同时,在连接于未连接到上述外界连接端子之配线之一对端子之中,仅在一边之端子设置第2静电保护电路,或在上述一对端子之两边设置上述第2静电保护电路。15.如申请专利范围第14项之半导体装置,其中与设置于上述外界连接端子之半导体晶片端子之第1静电保护电路相比,将设置于连接有不与上述外界连接端子之配线端子之上述第2静电保护之形状设定较小。16.一种半导体装置,设有被层合配置同时与外界进行资讯或电源之交接之多个端子,其特征为设有:第1区域,至少设置一列上述端子,同时试验探针接触上述端子,以及第2区域,连接有与外界进行资讯或电源之交接,上述第1区域与第2区域系在将上述端子排成一列之状态下配置成曲折状。17.如申请专利范围第16项之半导体装置,其中上述端子之形状为具有对上述排成一列之第1方向延伸之第1边与延伸至与上述第1方向垂直之第2方向,同时比上述第1边长之第2边。18.一种申请专利范围第16项之半导体装置之制造方法,其特征具备:试验工程,藉由将试验探针接触上述第1区域以进行上述半导体晶片之试验,以及配线工程,于该试验工程结束后,在上述第2区域连接与外界进行资讯或电源之交接用之配线。19.一种半导体装置,系将层合配置于具有外界连接端子之支撑基板上之第1半导体晶片与第2半导体晶片设置而成,该第1及第2半导体晶片系密封于一个封装中,其特征为:将上述第1半导体晶片做为记忆体晶片,同时配置于下层,且将上述第2半导体晶片做为逻辑晶片,同时配置于上述第1半导体晶片之上层。20.一种半导体装置,系将层合配置于具有外界连接端子之支撑基板上之记忆体晶片与逻辑晶片设置而成,该记忆体晶片与逻辑晶片系密封于一个封装中,其特征为:在上述记忆体晶片设置记忆体试验用之试验用端子,并将该试验用端子直接连接到上述外界连接端子上。21.一种半导体装置,系将形成有用于进行互相间之定位之调正标示之第1及第2半导体晶片层合配置于一个封装中而成,其特征为:将上述调正标示形成于层合形成于晶片表面之盖膜上。22.如申请专利范围第21项之半导体装置,其中上述调正标示与半导体晶片之脚位(pad)为共有。23.如申请专利范围第21项之半导体装置,其中不但共有上述调正标示与半导体晶片之脚位,同时上述脚位设成非焊接脚位。24.如申请专利范围第21项之半导体装置,其中设置于上述第1半导体晶片之调正标示与设置于上述第2半导体晶片之调正标示设成相同形状。25.一种半导体装置,系在一个封装中,将第2半导体晶片层合配置于第1半导体晶片上之构造,其特征为:在上述第1半导体晶上形成冗余用熔丝窗,同时将该熔丝窗之配设位置设置于形成于上述第1半导体晶片之端子与形成于上述第2半导体晶片之端子之中间位,或在上述第1半导体晶片之外周缘与上述第2半导体晶片之外周缘之间没有端子存在之位置,或比上述第1半导体晶片之端子形成位更外周之位置之任一位置所构成。26.一种半导体装置,系将多个半导体晶片层合封装于一个封装内之构造,其特征为:在上述半导体晶片之中,至少在位于下层之半导体装置之上层之晶片所层合之区域形成盖膜而成。27.一种半导体装置,系将记忆体晶片与逻辑晶片组装于一封装中,其特征为:在上述记忆体晶片与逻辑晶片之间直接配设上述记忆体晶片之测试用信号配线,同时,在上述逻辑晶片上配设测试用备用电路,并藉由该备用电路将上述测试用信号供应至设置于上述封装中之外界连接端子上。28.一种半导体装置,系将多个半导体晶片层合组装于一个封装中所构成,其特征为:配设于位于下层之上述半导体晶片,同时将连接至位于上层之半导体晶片之端子之配设位置配置于位于上述上层之半导体晶片外周缘附近而成。29.一种半导体装置,系将多个半导体晶片层合组装于一个封袋中而构成,其特征为:配设于位于下层之上述半导体晶片,同时将连接至位于上层之半导体晶片之端子之配设位置配置于位于上述上层之半导体晶片之外周缘附近,同时在夹持形成于位于上述下层之半导体晶片之端子之排列位置之两侧形成逻辑电路群。30.如申请专利范围第29项之半导体装置,其中在相邻接之一对上述端子之中间位置设置连接上述逻辑电路群间之连接配线而成。31.一种半导体装置,系将具备第1功能之第1半导体晶片以及具备第2功能之第2半导体晶片密封于一个封装中而成,其特征为:将上述第1半导体晶片分割为多个功能晶片,同时设置空间部配置之,并将上述第2半导体晶片层合配置于上述被分割之多个功能晶片上面。32.如申请专利范围第31项之半导体装置,其中将上述第1半导体装置做为记忆体晶片,同时将上述第2半导体晶片做为逻辑晶片,且于分割上述记忆体晶片时,系依据记忆容量分割而成。33.如申请专利范围第31项之半导体装置,其中上述空间部之中间距离系设定于树脂密封时,密封树脂可进入之距离。34.如申请专利范围第31项之半导体装置,其中将上述第1半导体晶片厚度设定成大于上述第2半导体晶片之厚度。35.如申请专利范围第31项之半导体装置,其中在上述被分割之功能晶片之侧部配设第3晶片以封闭上述空间部,且在被上述被分割之功能晶片及上述第3晶片所围绕之部分填补晶粒接合(die bonding)材料而构成。36.如申请专利范围第20或27项之半导体装置,其中上述测试用信号通常为多个控制信号之组合,而表示执行记忆体之动作模式之命令之信号。37.如申请专利范围第20或27项之半导体装置,其中上述测试用信号为用于纯化记忆体整体之控制信号,使记忆体之输入或输出端子钝化之信号,烧进时之控制信号,或记忆体内之控制资讯信号之任一信号。38.如申请专利范围第29项之半导体装置,其中在夹持于形成于上述下层之半导体之端子之端子排列位置之两侧配设上述逻辑电路群之信号线而成。39.一种半导体装置,其特征为:将具备第1功能之多个半导体晶片与具备第2功能之第2半导体晶片密封于一个封装内而构成。40.如申请专利范围第39项之半导体装置,其中将具备上述第1功能之多个半导体晶片与上述第2半导体晶片层合于上述封装内而成。41.如申请专利范围第39项之半导体装置,其中上述第1功能与第2功能设定为不同之功能。42.如申请专利范围第39项之半导体装置,其中将具有上述第1功能之半导体晶片做为记忆体晶片,同时将上述第2半导体晶片做为逻辑晶片,且在上述逻辑晶片与外界连接端子之间配设电源配线与信号配线。在上述记忆体晶片与上述外界连接端子之间仅配设电源配线,而在上述记忆体晶片与逻辑晶片之间仅配设信号配线而成。图式简单说明:第1图为本发明之第1实施例之半导体装置之剖面图。第2图为本发明之第1实施例之半导体装置之平面图。第3图为用于本发明之第1实施例之半导体装置之第1半导体晶片之平面图。第4图系将调正标示扩大表示之平面图。第5图A系将调正标示扩大表示之平面图。第5图B系将调正标示扩大表示之平面图。第6图为将标线扩大表示之剖面图。第7图为表示静电保护电路之图。第8图为用于说明由晶片切取第1半导体晶片之方法之图。第9图为用于说明第1半导体晶片与第1及第2功能晶片之配置之图。第10图为用于说明第1乃至第3形态晶片之切取方法之图。第11图为表示使用第2形态晶片之半导体装置之一例之剖面图。第12图为表示使用第3形态晶片之半导体装置之一例之剖面图。第13图为本发明之第2实施例之半导体装置之平面图。第14图为本发明之第3实施例之半导体装置之平面图。第15图为表示设置于本发明之第3实施例之半导体装置之资讯传送电路之一例之图。第16图A为表示设置于本发明之第3实施例之半导体装置之资讯传送电路之一例之图。第16图B为第16图A所示之资讯传送电路之电路构造图。第17图A为表示设置于本发明之第3实施例之半导体装置之资讯传送电路之其他例子之图。第17图B为第17图A所示之资讯传送电路之电路构造图。第17图C为第17图A所示之正常动作电路之电路构造图。第18图A为表示设置于本发明之第3实施例之半导体装置之脚位(pad)之扩大图。第18图B为表示设置于本发明之第3实施例之变形例之半导体装置之脚位(pad)之扩大图。第18图C系为与第3实施例之半导体装置之脚位做比较,将先前之半导体装置之脚位扩大表示之图。第19图为表示半导体之制造工程之图。第20图为本发明第5实施例之半导体装置之平面图。第21图为表示第5实施例之半导体装置之第1半导体晶片之平面图。第22图为将第21图所示之第1半导体晶片之脚位附近扩大表示之平面图。第23图为本发明之第6实施例之半导体装置之平面图。第24图系用于说明第5实施例之半导体装置之参考图。第25图系用于说明第5实施例之半导体装置之参考图。第26图为本发明之第7实施例之半导体装置之平面图。第27图为将设置于本发明之第7实施例之半导体装置之雷射熔丝窗扩大表示之平面图。第28图为将置于本发明之第7实施例之半导体装置之雷射熔丝窗扩大表示之剖面图。第29图为本发明之第8实施例之半导体装置之剖面图。第30图为本发明之第8实施例之半导体装置之平面图。第31图为用于说明由晶元切取之功能晶片之组合之图。第32图为表示反射(mirror)配置之功能晶片对之图。第33图为表示移位(shift)配置之功能晶片对之图。第34图为本发明之第9实施例之半导体装置之剖面图。第35图为本发明之第10实施例之半导体装置之平面图。 |
