| 主权项 |
1.一种包含沟槽式电容之半导体装置,包括:一半导体基底,该基底具有一沟槽,并且用以当作第一下电极板;一第一导电结构,设置于该沟槽的内部,并且该第一导电结构的底部与该半导体基底电性连接,用以当作第二下电极板;一第一介电层,形成于该沟槽的侧壁;一第二导电结构,绝缘地设置于该第一导电结构的周围,用以当作上电极板;一第二介电层,形成于该第一导电结构与第二导电结构之间,用来绝缘该第一与第二导电结构;以及一第三导电结构,设置于该半导体基底的表面,并且与该第二导电结构电性连接。2.如申请专利范围第1项所述之半导体装置,其中该沟槽呈圆筒状。3.如申请专利范围第2项所述之半导体装置,其中该第一导电结构呈圆筒状。4.如申请专利范围第3项所述之半导体装置,其中该第二导电结构呈环状。5.如申请专利范围第1项所述之半导体装置,其中该第一导电结构的高度小于该沟槽的高度。6.如申请专利范围第5项所述之半导体装置,其中更包括一侧壁绝缘物,设置于该沟槽的顶部,用以隔开该第三导电结构与该半导体基底。7.如申请专利范围第1项所述之半导体装置,其中该半导体基底系由含有第一导电性掺杂物之单晶矽构成。8.如申请专利范围第7项所述之半导体装置,其中该第一导电结构、该第二导电结构、以及该第三导电结构系由含有第一导电性掺杂物的复晶矽构成。9.如申请专利范围第1项所述之半导体装置,其中该第一介电层以及第二介电层系由二氧化矽/氮化矽/二氧化矽的复合材料构成。10.如申请专利范围第1项所述之半导体装置,其中该第一介电层以及第二介电层系由氮化矽/二氧化矽的复合材料构成。11.如申请专利范围第1项所述之包含沟槽式电容之半导体装置,其中该半导体基底、该第一介电层、该第二导电结构构成一第一电容,而该第一导电结构、第二介电层、与第二导电结构构成一第二电容,并且该第一电容与该第二电容并联。12.一种包含沟槽式电容的半导体装置的制造方法,包括下列步骤:提供一半导体基底,其具有一沟槽,并且该基底用以当作第一下电极板;在该沟槽的内部形成一第一导电结构,用以当作第二下电极板;分别在该沟槽的侧壁以及该第一导电结构的表面形成一第一介电层以及一第二介电层;在该第一介电层与第二介电层之间填入一第二导电结构,用以当作上电极板;形成一第三导电结构,用以与该第二导电结构电性连接。13.如申请专利范围第12项所述之半导体装置的制造方法,其中形成该第一导电结构的方法更包括下列步骤:在该沟槽侧壁的区域沈积一氧化层;非等向蚀刻该氧化层,以露出该半导体基底;在该沟槽内部填入第一导电层;去除该沟槽以外的第一导电层,以形成一高度低于该沟槽的第一导电结构。14.如申请专利范围第13项所述之半导体装置的制造方法,其中形成该第一、第二介电层之前更包括去除该氧化层的步骤。15.如申请专利范围第13项所述之半导体装置的制造方法,其中形成该第三导电结构之前更包括在该沟槽的顶部形成一侧壁绝缘物,用以隔开该第三导电结构与该半导体基底。16.一种沟槽式电容之半导体装置,包括:一第一下电极板;一沟槽,位于该第一下电极板内部;一第二下电极板,位于该沟槽内部,并且与该第一下电极板电性连接;一第一介电层,位于该第一下电极板与该第二下电极板表面;以及一第一上电极板,位于该第一介电层上,藉由该第一介电层与该第一下电极板与该第二下电极电性绝缘,其中该第一下电极板与该第一上电极板以及其间之该第一介电层形成一第一电容,该第二下电极板与该第一上电极板以及其间之该第一介电层形成一第二电容,并且该第一电容与该第二电容并联。图式简单说明:第1图-第8图为根据本发明实施例形成包含沟槽式电容之半导体装置的制程剖面图。第9图系应用本发明沟槽式电容之DRAM单元的电路图。第10图系传统DRAM单元的电路图。 |
