| 主权项 |
1.一种于一半导体基底上制作一记忆体元件的方法,该半导体基底表面包含有一预定区域,其内形成有一堆叠闸极结构、一源极以及一汲极分别形成于该堆叠闸极结构两侧之该半导体基底中,该方法包含有下列步骤:于该半导体基底上形成一未掺杂矽玻璃(undopedsilicate glass,USG)膜,并且覆盖于该堆叠闸极结构、该源褪以及该汲极表面;于该USG膜上形成一吸气层(gettering layer);平坦化该吸气层直至一预定厚度;于该吸气层上形成一第一阻障层(barrier layer);于该第一阻障层、该吸气层以及该USG膜中形成一接触洞,通达该源极、该汲极或该堆叠闸极结构;形成一第二阻障层,覆盖于该第一阻障层上以及该接触洞表面;以及回蚀刻该第二阻障层,以于该接触洞之侧壁上形成一阻障侧壁子;其中该第一阻障层可阻绝移动性原子(mobile atoms)由该堆叠闸极结构上方向下扩散至该堆叠闸极结构,而该阻障侧壁子可阻绝移动性原子经由该接触洞横向扩散至该堆叠闸极结构。2.如申请专利范围第1项之方法,其中该第一阻障层系由氮氧化矽或氮化矽所构成。3.如申请专利范围第2项之方法,其中该第一阻障层的厚度系介于300至1000埃之间。4.如申请专利范围第1项之方法,其中该第一阻障层的折射率(refraction index,RI)系介于2至2.4之间(@UV248nm)。5.如申请专利范围第1项之方法,其中该第一阻障层的介电常数(dielectric constant,k)系介于0.4至0.6之间。6.如申请专利范围第1项之方法,其中该第二阻障层系由氮氧化矽或氮化矽所构成。7.如申请专利范围第6项之方法,其中该第二阻障层的厚度系介于250至350埃之间。8.如申请专利范围第1项之方法,其中该第二阻障层的折射率(RI)系介于2至2.4之间(@UV248nm)。9.如申请专利范围第1项之方法,其中该第二阻障层的介电常数条介于0.4至0.6之间。10.如申请专利范围第1项之方法,其中该堆叠闸极结构包含有一浮动闸极、一ONO介电层形成于该浮动闸极之上以及一控制闸极堆叠于该ONO介电层之上。11.如申请专利范围第1项之方法,其中该吸气层的厚度约为7000至9000埃之间。12.如申请专利范围第1项之方法,其中该吸气层系由PSG或BPSG所构成。13.如申请专利范围第1项之方法,其中该预定厚度约为5000至7000埃之间。14.如申请专利范围第1项之方法,其中该预定区域系为一主动区域。15.如申请专利范围第14项之方法,其中该主动区域系由一绝缘区域所隔离。16.如申请专利范围第1项之方法,其中该半导体基底系为一矽基底。17.如申请专利范围第1项之方法,其中该方法在回蚀刻该第二阻障层之后,尚包含有下列步骤:于该第一阻障层以及该阻障侧壁子上形成一黏着层;进行一接触插塞制程,将该接触洞填满一预定金属材料;以及回蚀刻该预定金属材料,以于该接触洞中形成一接触插塞。18.如申请专利范围第17项之方法,其中该预定金属材料系为钨。19.如申请专利范围第1项之方法,其中该第一阻障层的厚度约超过该第二阻障层厚度10至50%左右。图式简单说明:图一至图六为本发明较佳实施例之方块示意图。 |
