| 摘要 |
<p>본 발명은 반도체 메모리의 비트라인 등화 제어 회로에 관한 것으로, 종래 기술에 있어서 비트라인 등화시 등화하는 전압 레벨의 승압 전압 레벨로 입력됨에 따라 전류 소모가 많고, 또한, 동일 비트라인에 다른 워드라인이 인에이블되는 경우, 등화 해제시 승압 전압에서 접지전압사이를 스윙함에 따라 라스신호 인가뒤 정상적으로 비트라인이 선택되기의 까지의 타이밍 마진과 다음 라스신호가 인가되기까지의 타이밍 마진이 줄어듦으로써, 이전 데이타값에 의해 다음 데이타값이 변동되어 데이타를 잃어버리게 되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 비트라인 등화시 해당 비트라인을 등화시키는 등화 신호를 소정시간동안만 승압 전압 레벨로 출력한 뒤 전원전압 레벨로 출력함으로써, 전류 소모량을 최소화함과 아울러 라스신호 인가뒤 정상적으로 비트라인이 선택되기까지의 타이밍 마진과 다음 라스신호가 인가되기까지의 타이밍 마진을 확보하여 데이타의 소손을 방지하는 효과가 있다.</p> |
