发明名称 CLOCK DIVIDING CIRCUIT
摘要 <p>본 발명은 클럭 분주 회로에 관한 것으로, 종래 기술에 있어서 짝수 분주 회로를 이용하여 홀수 분주된 클럭을 출력하지 못하고, 또한, 홀수 분주 회로는 분주되는 클럭의 분주비에 따라 각각 다른 회로 구성을 가짐으로써, 홀수 분주 회로와 짝수 분주 회로간에 호환성 및 확장성이 없는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 입력클럭을 분주비 선택 신호에 의해 선택된 분주비로 인에이블신호에 의해 분주한 분주 클럭을 출력함과 아울러 상기 분주 클럭의 듀티비를 50%로 제어하는 클럭 분주 및 듀티 제어기와; 상기 클럭 분주 및 듀티 제어기의 듀티비 제어 신호에 의해 상기 분주 클럭의 듀티비를 50%로 만들어 출력하는 듀티 클럭 발생기로 구성한 클럭 분주 회로를 제공하여 상기 분주비 선택 신호에 의해 클럭 분주부내 스테이트를 순차적으로 증가시켜 짝수 분주 및 홀수 분주후 그 클럭의 듀티비를 50%로 만들어 출력함으로써, 분주 회로의 호환성 및 확장성이 향상되는 효과가 있다.</p>
申请公布号 KR100336756(B1) 申请公布日期 2002.05.16
申请号 KR19990038137 申请日期 1999.09.08
申请人 null, null 发明人 이성권
分类号 H03K23/00 主分类号 H03K23/00
代理机构 代理人
主权项
地址