于位元线结构中形成空气洞隙的方法

摘要

一种于位元线结构中形成空气洞隙的方法，为解决在动态随机存取记忆体制程中，其位元线之总电容量降低电容器总电容量的问题，尤以CUB制程之影响最为显着。本发明系在位元线结构中之介电层中，形成复层结构。其中复层结构中系包含一空气洞隙，以期降低位元线结构和电容器间介电层之总体介电常数，如此便可降低位元线之总电容量之干扰，其中空气洞隙的形成系先形成介电物质于空气洞隙位置并制作好空气洞隙位置旁之结构，而后再使用湿式蚀刻将介电物质除去。

主权项

1.一种于位元线结构中形成空气洞隙(air gap)的方法,系包含下列步骤:a.提供一半导体基板,所述基板上已有堆叠式电容器和字元线(word line)结构;b.于所述基板上定义位元线之接触窗;c.形成第一间隙壁于所述接触窗中;d.形成第二间隙壁于所述接触窗中;e.沈积第一导电层以填满所述接触窗形成位元线插塞(bit line plug);f.除去所述第二间隙壁以形成空气洞隙;g.形成介电层于所述基板之最上方;h.形成第二导电层于所述介电层中并连接所述位元线插塞。2.如申请专利范围第1项所述之于位元线结构中形成空气洞隙的方法,其中所述第一间隙壁厚度介于200埃到500埃之间。3.如申请专利范围第1项所述之于位元线结构中形成空气洞隙的方法,其中所述第二间隙壁之厚度介于1000-1500埃之间。4.如申请专利范围第1项所述之于位元线结构中形成空气洞隙的方法,其中所述除去所述第二间隙壁系使用湿蚀刻方式。5.如申请专利范围第4项所述之于位元线结构中形成空气洞隙的方法,其中所述之湿蚀刻系使用稀释之氢氟酸(HF)。6.如申请专利范围第1项所述之于位元线结构中形成空气洞隙的方法,其中所述第一导电层系为掺杂多晶矽层。7.如申请专利范围第1项所述之于位元线结构中形成空气洞隙的方法,其中所述介电层系为氧化矽层。8.如申请专利范围第7项所述之于位元线结构中形成空气洞隙的方法,其中所述氧化矽层系使用电浆增强化学气相沉积法(PECVD;Plasma Enhanced Chemical VaporDeposition)沈积而成。9.如申请专利范围第1项所述之于位元线结构中形成空气洞隙的方法,其中所述介电层可将空气洞隙封住。10.如申请专利范围第1项所述之于位元线结构中形成空气洞隙的方法,其中所述第二导电层系为含钨(W)、铝(A1)与铜(Cu)其中之一的金属材质。11.一种位元线的制作方法,系包含下列步骤:a.于基板上定义出接触窗,其中所述基板上已有电容器结构;b.依序形成间隙壁、氧化矽间隙壁和位元线插塞(bit line plug)于所述自动对准接触窗中;c.除去所述氧化矽间隙壁形成空气洞隙(air gap);d.形成介电层于所述间隙壁、所述空气洞隙和所述位元线插塞之上方;e.形成导电层于所述介电层中并连接所述位元线插塞,完成位元线之制作。12.如申请专利范围第11项所述之位元线的制作方法,其中所述间隙壁系为多晶矽间隙壁。13.如申请专利范围第12项所述之位元线的制作方法,其中所述多晶矽间隙壁厚度介于200埃到500埃之间。14.如申请专利范围第11项所述之位元线的制作方法,其中所述除去所述氧化物间隙壁系使用稀释之氢氟酸(HF)进行湿蚀刻方式除去。15.如申请专利范围第11项所述之位元线的制作方法,其中所述位元线插塞系为掺杂多晶矽层。16.如申请专利范围第11项所述之位元线的制作方法,其中所述介电层系为氧化矽层。17.如申请专利范围第16项所述之位元线的制作方法,其中所述氧化矽层系使用电浆增强化学气相沉积法(PECVD;PlasmaEnhanced Chemical Vapor Deposition)沈积而成。18.如申请专利范围第11项所述之位元线的制作方法,其中所述导电层系为含钨(W)、铝(Al)与铜(Cu)其中之一的金属材质。19.一种于位元线插塞(bit line plug)旁介电层之制作方法,系包含下列步骤:a.于基板上定义出接触窗,其中所述基板之最上层系为位元线插塞旁之介电层,且所述基板上已制作出主动元件;b.依序形成间隙壁、氧化矽间隙壁和所述位元线插塞于所述自动对准接触窗中;c.使用湿蚀刻方式除去所述氧化矽间隙壁以形成空气洞隙。20.如申请专利范围第19项所述之于位元线插塞旁介电层之制作方法,其中所述间隙壁系为多晶矽间隙壁。21.如申请专利范围第19项所述之于位元线插塞旁介电层之制作方法,其中所述多晶矽间隙壁厚度介于200埃到500埃之间。22.如申请专利范围第19项所述之于位元线插塞旁介电层之制作方法,其中所述位元线插塞系为掺杂多晶矽层。23.如申请专利范围第19项所述之于位元线插塞旁介电层之制作方法,其中所述之湿蚀刻系使用稀释之氢氟酸(HF)。图式简单说明:图一为本发明实施例沈积字元线之介电层之剖面示意图。图二为本发明实施例形成字元线之导电插塞之剖面示意图。图三为本发明实施例沈积第二介电层于导电插塞之上之导电插塞之剖面示意图。图四为本发明实施例中制作电容器之上层电极板之剖面示意图。图五为本发明实施例中制作电容器之下层电极板之剖面示意图。图六为本发明实施例中于位元线介电层中沈积多晶矽层作为多晶矽间隙壁之剖面示意图。图七为本发明实施例中于位元线介电层中沈积氧化矽层作为氧化矽间隙壁之剖面示意图。图八为本发明实施例中沈积掺杂多晶矽层作为位元线导电插塞之剖面示意图。图九为本发明实施例中制作导电插塞之剖面示意图。图十为本发明实施例中形成空气洞隙之剖面示意图。图十一为本发明实施例中形成位元线介电层之剖面示意图。图十二为本发明实施例中位元线和电容器间关系之俯视示意图。图十三为本发明实施例中形成位元线之剖面示意图。