| 主权项 |
1.一种电路模组,系插入在连接器部分具有互相被分离之第1及第2信号线的母板之主面上所设的连接器的电路模组,其特征为具备:设于基板之第1主面上,经由上述连接器所有之第1连接梢而与上述第1信号线电气接线的第1连接端子;设于与上述第1主面位于表背关系之上述基板的第2主面上,经由上述连接器所有之第2连接梢而与上述第2信号线电气接线的第2连接端子;及用以电气接线上述第1连接端子与上述第2连接端子的第1配线。2.如申请专利范围第1项所述的电路模组,其中,上述第1配线系填充于选择性贯穿上述基板之上述第1主面中形成有上述第1连接端子之部位、及上述基板之上述第2主面中形成有上述第2连接端子之部位间的通孔内部的导体者。3.如申请专利范围第1项所述的电路模组,其中,上述第1配线系设于上述基板侧面上且均接触于上述第1及第2连接端子的金属配线者。4.如申请专利范围第1项至第3项中任何一项所述的电路模组,其中,在上述母板之上述主面上形成有复数上述连接器;在复数上述连接器中之第1连接器,系具有上述第1连接器之连接器部分互相分离之上述第1及第2信号线分别电气接线的第3及第4连接梢;在上述第1连接器插入连接于上述第3连接梢之第3连接端子,及具有连接于上述第3连接端子之一端的第2配线,及具有连接于上述第2配线之另一端的第1 IC等所形成之第1主面的IC模组;在与上述IC模组之上述第1主面位于表背关系的第2主面,设有连接于上述第4连接梢的第4连接端子;上述IC模组系具有用以电气接线上述第3连接端子与上述第4连接端子的第3配线;上述电路模组系插入在复数上述连接器中未插入上述IC模组的第2连接器者。5.如申请专利范围第4项所述的电路模组,其中,在上述电路模组所具有之上述基板的上述第1主面上,形成具有连接于上述第1连接端子之一端的第4配线,及连接于上述第4配线之另一端的第1电容性元件;上述第4配线之配线电容系相等于上述第2配线的配线电容;上述第1电容性元件之电容系相等于上述第1 IC的输入电容者。6.如申请专利范围第5项所述的电路模组,其中,在上述IC模组之上述第2主面上,形成具有连接于上述第4连接端子一端的第5配线,及连接于上述第5配线另一端的第2 IC;在上述电路模组具有之上述基板的上述第2主面上形成具有连接于上述第2连接端子之一端的第6配线,及连接于上述第6配线之另一端的第2电容性元件;上述第6配线之配线电容系相等于上述第5配线的配线电容;上述第2电容性元件之电容系相等于上述第2 IC的输入电容者。7.如申请专利范围第5项所述的电路模组,其中,在上述IC模组之上述第2主面上,形成具有连接于上述第4连接端子之一端的第5配线,及连接于上述第5配线之另一端的第2 IC;在上述电路模组所具有之上述基板的上述第2主面上,形成具有连接于上述第2连接端子之一端的第6配线,及连接于上述第6配线之另一端的第3IC;上述第6配线之配线电容系相等于上述第5配线的配线电容;上述第3 IC之输入电容系相等于上述第2 IC的输入电容者。8.如申请专利范围第1项所述的电路模组,其中,上述第1连接端子系为复数;在上述基板之上述第1主面上,形成具有分别连接于复数上述第1连接端子之一端的复数配线,及具有分别连接于复数上述配线之另一端的复数端子的IC;复数上述端子系排设在与复数上述第1连接端子所排设方向成平行的方向者。9.一种电路模组,系视需要插入实装有IC之IC模组之复数第1连接器,及将信号供应于上述IC之控制器,及设置具有连接于上述控制器之一端的信号线之主面的母板之上述主面上的第2连接器上所插入的电路模组,其特征为:上述信号线系在第1及第2连接器之各该连接器部分互相地分离;在复数的上述第1连接器中,存在于上述第2连接器与上述控制器之间的上述第1连接器,均被插入上述IC模组;在复数上述第1连接器中,从上述控制器观看存在于上述第2连接器以外的上述第1连接器,均未插入上述IC模组;且具备:经由上述第2连接器所具有之第1连接梢而与上述信号线电气接线的第1连接端子、具有连接于上述第1连接端子之一端子的第1配线、连接于上述第1配线之另一端的终端电阻、及将终端电位供应于上述终端电阻的电源线。10.如申请专利范围第9项所述的电路模组,其中,上述IC模组系具备:经由上述第1连接器所具有之第2连接梢而连接于上述信号线的第2连接端子;及连接上述第2连接端子与上述IC的第2配线;上述电路模组系又具备与上述终端电阻共同连接于上述第1配线的电容性元件;上述第1配线之配线电容系相等于上述第2配线之配线电容;上述电容性元件之电容系相等于上述IC之输入电容。11.一种电路模组,系插入在具有复数信号线之母板之主面上所设之连接器的电路模组,其特征为具备:设于基板之主面上,经由上述连接器所具有之复数连接梢,而分别连接于复数上述信号线的复数连接端子;及设于上述基板之上述主面上,具有分别连接于复数上述连接端子之一端的复数配线;及设于上述基板之上述主面上,具有分别连接于复数上述配线之另一端之复数端子的IC;而复数上述端子系对于上述母板之上述主面的法线方向及上述基板之上述主面的法线方向均排设成垂直方向者。12.如申请专利范围第11项所述的电路模组,其中,上述IC系记忆IC;复数之上述端子系用以实行数据信号之输入输出的数据梢;上述数据梢系设于上述记忆IC中对向于上述连接端子之一侧;在上述记忆IC中未对向于上述连接端子之一侧设有位址/命令梢;在上述位址/命令梢,经由设于上述基板之上述主面上的缓冲IC而输入有位址/命令信号。图式简单说明:第1图系表示本发明之实施形态1之记忆模组1a之构成的正面图。第2图系表示藉由复数记忆模组1a所构成之系统之整体构成的概略侧面图。第3图系表示将记忆模组1a之剖面构造插入于连接器14之状态的剖面图。第4图系表示将本发明之实施形态2之记忆模组1b之剖面构造插入于连接器14之状态的剖面图。第5图系表示将本发明之实施形态2之记忆模组1c之剖面构造插入于连接器14之状态的剖面图。第6图系表示将本发明之实施形态3之记忆模组1d之剖面构造插入于连接器14之状态的剖面图。第7图系表示将本发明之实施形态3之记忆模组1e之剖面构造插入于连接器14之状态的剖面图。第8图系表示将本发明之实施形态4之模组20a之剖面构造插入于连接器14之状态的剖面图。第9图系表示将本发明之实施形态4之模组20b之剖面构造插入于连接器14之状态的剖面图。第10图系表示模组20b之具体性构成的平面图。第11图系局部地表示使用记忆模组1c的系统之构成的剖面图。第12图系表示藉由复数记忆模组1b的系统之整体构成的概略侧面图。第13图系表示将本发明之实施形态5之模组20d之剖面构造插入于连接器14f之状态的概略剖面图。第14图系局部地表示模组20d之具体性构成的平面图。第15图系表示本发明之实施形态5之记忆模组1g之剖面构造插入于连接器14之状态的概略剖面图。第16图系表示以往之记忆模组101之构成的正面图。第17图系表示记忆模组101之剖面构造的剖面图。第18图系表示藉由复数记忆模组101所构成之系统之整体构成的侧面图。第19图系表示插入记忆模组101之状态之连接器114的剖面图。第20图系表示考虑连接器14及模组101之情形之等値电路的电路图。 |
