| 摘要 |
<p>본 발명은 반도체 메모리 장치의 씨모스 출력 버퍼 회로에 관한 것으로, 전원 전압과 출력 신호에 따라서 출력단의 풀업 및 풀다운 드라이버의 동작을 각각 제어하도록 하므로써, 피크 전류를 감소시킨 CMOS 출력 버퍼 회로에 관한 것이다. 이를 위한 본 발명의 씨모스 출력 버퍼 회로는 풀업 및 풀다운 드라이버로 구성된 출력부와, 인에이블 신호와 데이터 신호를 입력받아 상기 풀업 및 풀다운 드라이버의 동작을 각각 제어하는 제 1 및 제 2 제어 신호를 발생하는 입력부와, 전원 전압의 크기에 따라 각각 다른 제 1 및 제 2 기준 신호를 발생하는 전원 전압 검출부와, 상기 제 1 및 제 2 기준 신호와 상기 출력부의 출력 신호를 수신하여, 상기 전원 전압의 크기와 상기 출력 신호의 기울기에 의해 상기 제 1 및 제 2 제어 신호의 레벨을 제어하는 제어부를 구비한 것을 특징으로 한다.</p> |
