| 主权项 |
1.一种场效电晶体,包括:在基材中形成之源极及汲极区域;在该源极及汲极区域间之通道区域;在该基材中相邻该源极、通道及汲极区域之隔离区域;及在该通道区域上且由闸极介电所分开之具有闸极掺杂物之闸极,该闸极包含耗尽该闸极掺杂物且至少与该通道区域及该隔离区域重叠之区域。2.如申请专利范围第1项之电晶体,其中该耗尽区域反掺杂至该介电层上之闸极掺杂物。3.如申请专利范围第1项之电晶体,其中该闸极中之该掺杂物为p-型掺杂物且该耗区域以n-型掺杂物反掺杂。4.如申请专利范围第1项之电晶体,其中该闸极中之该掺杂物为n-型掺杂物且该耗尽区域以p-型掺杂物反掺杂。5.如申请专利范围第1项之电晶体,其中该耗尽区域自介电层延伸至该闸极上表面。6.如申请专利范围第1项之电晶体,其中该闸极包括含有该掺杂物之矽层及掺杂物耗尽区域,且在该矽层上又包含金属矽化物层,包含掺杂物耗尽区域。7.一种半导体结构,包括:基材;该基材中之通道区域;在该基材中与该通道区域相反侧上形成之隔离区域,该隔离区域沿着该通道与隔离区域间之界面界定该通道之隅角区域;在该隔离区域间之该通道区域上之介电层;及在该隔离区域间之该介电层上之闸极导体层,该闸极导体层含有掺杂物以增加其导电率,该通道之该隅角区域上之部份该闸极导体层耗尽该掺杂物以增加其电阻。8.如申请专利范围第7项之结构,在该通道区域相反侧上之该隔离区域间又包含源极及汲极区域,使该该结构形成场效电晶体,且其中在闸极导体层耗尽部份下方之通道隅角区域之电压门限値比隅角区域间之通道区域增大。9.如申请专利范围第7项之结构,其中该闸极导体以n-或p-型掺杂物掺杂且该耗尽区域反掺杂至闸极掺杂物。10.如申请专利范围第7项之结构,其中该耗尽区域反掺杂之该闸极掺杂物并至少与该通道区域及该隔离区域重叠。11.如申请专利范围第7项之结构,其中该耗尽区域自介电层延伸至该闸极导体层之上表面。12.如申请专利范围第7项之结构,其中该闸极导体层包括含有该掺杂物之矽层及掺杂物耗尽区域及在该矽层上之金属矽化物层,包含掺杂物耗尽区域。13.一种制造场效电晶体半导体结构之方法,包括下列步骤:a)提供半导体基材;b)在该基材中形成隔离区域以界定通道区域;及c)在该通道及隔离区域上形成闸极,该闸极含有掺杂物以增加其在该隔离区域间之导电率,但在该通道与该隔离区域间之界面区域上之该闸极部份除外。14.如申请专利范围第13项之方法,又包括下列步骤:d)在形成该闸极之前在该通道区域上形成介电层;及e)在该基材中该通道区域任一侧上之该隔离区域中形成源极及汲极区域。15.一种制造场效电晶体半导体结构之方法,包括下列步骤:a)提供半导体基材;b)在该基材中形成隔离区域以界定通道区域;及c)在该通道及隔离区域上形成闸极,该闸极含有掺杂物以增加其在该隔离区域间之导电率;及d)在该通道与该隔离区域间界面区域上反掺杂该闸极,以比该界界面区域间之闸极部份更降低导电率。16.一种制造半导体结构之方法,包括下列步骤:a)提供半导体结构,其具有基材、该基材中之通道区域、在通道区域相反侧上之该基材中形成之隔离区域,该隔离区域沿着该通道与该隔离区域间之界面界定该通道之隅角区域、在该隔离区域间该通道区域上之介电层,及在该隔离区域间之该介电层上之具有n-或p-型掺杂物之闸极导体层;及b)耗尽在该n-或p-型掺杂物之该隅角区域上之该闸极导体层部份,其中该闸极导体之耗尽部份比在该通道区域上之闸极导体层剩余部份呈现增大之电阻。17.如申请专利范围第16项之方法,其中该耗尽步骤系藉由遮蔽该隅角区域上之该闸极导体层之该部份,以限制该掺杂物扩散。18.如申请专利范围第16项之方法,其中该耗尽步骤系以不同掺杂物反掺杂该隅角区域上之该闸极导体层之该部份。19.如申请专利范围第16项之方法,又包括在该基材中该隔离区域内在该闸极任一侧上形成伸展注入物之步骤,且其中该耗尽步骤系在形成该延伸注入物后,以不同掺杂物反掺杂该隅角区域上之该导体层之该部份。20.如申请专利范围第16项之方法,又包括在该基材中该隔离区域内且在该闸极任一侧上形成源极及汲极注入物之步骤,且其中该耗尽步骤系在形成该源极及汲极注入物后,以不同掺杂物反掺杂该隅角区域上之该闸极导体层之该部份。21.如申请专利范围第15项之方法,其中在该闸极之该掺杂物系一p型掺杂物且在步骤(d)中界面之该区域系以一n型掺杂物反掺杂。22.如申请专利范围第15项之方法,其中在该闸极之该掺杂物系一n型掺杂物且在步骤(d)中界面之该区域系以一p型掺杂物反掺杂。23.如申请专利范围第18项之方法,其中在该闸极导体层之该掺杂物系一p型掺杂物且在该隅角区域上之该闸极导体层之该部份系以一n型掺杂物反掺杂。24.如申请专利范围第18项之方法,其中在该闸极导体层之该掺杂物系一n型掺杂物且在该隅角区域上之该闸极导体层之该部份系以一p型掺杂物反掺杂。25.如申请专利范围第19项之方法,其中在该闸极导体层之该掺杂物系一p型掺杂物且在该隅角区域上之该闸极导体层之该部份系以一n型掺杂物反掺杂。26.如申请专利范围第19项之方法,其中在该闸极导体层之该掺杂物系一n型掺杂物且在该隅角区域上之该闸极导体层之该部份系以一p型掺杂物反掺杂。27.如申请专利范围第20项之方法,其中在该闸极导体层之该掺杂物系一p型掺杂物且在该隅角区域上之该闸极导体层之该部份系以一n型掺杂物反掺杂。28.如申请专利范围第20项之方法,其中在该闸极导体层之该掺杂物系一n型掺杂物且在该隅角区域上之该闸极导体层之该部份系以一p型掺杂物反掺杂。29.如申请专利范围第16项之方法,其中在步骤b)中闸极导体之耗尽部份自介电层延伸至该闸极之一上表面。30.如申请专利范围第16项之方法,其中该闸导体层包括含有该掺杂物之一矽层及掺杂物耗尽区域且更包括加进一金属矽化物层于该包括掺杂物耗尽区域矽层上之步骤。31.如申请专利范围第16项之方法,其中耗尽之步骤系将该隅角区域上该闸极导体层之该部份反掺杂,俾以反掺杂部分重叠于至少该通道区域及该隔离区域。图式简单说明:图1为依据本发明方法制得之显示闸极导体层掺杂物耗尽区域之较佳场效电晶体上视图。图2为图1之场效电晶体沿着通道长度(图1之2-2线)垂直剖面图。图3为图1之场效电晶体横过通道宽度(图1之3-3线)垂直剖面图。图4为图1场效电晶体垂直剖面之部份透视图。图5为图1场效电晶体垂直剖面之部份透视图(图4之5-5线)。图6为,依据本发明制得之场效电晶体另一较佳具体例之类似于图3横过通道宽度之垂直剖面图。图7为沿着制造本发明场效电晶体最初步骤中之基材通道长度及隔离区域之垂直剖面图。图8为沿着通道长度之垂直剖面图,显示制造本发明场效电晶体之基材与隔离区域上介电间隔物与闸极之淀积。图9为沿着通道长度之垂直剖面图,显示制造本发明场效电晶体之基材上延伸注入物。图10为沿着通道长度之垂直剖面图,显示制造本发明场效电晶体之基材上隔离区域间之源极及汲极区域注入物。图11为通过通道宽度之垂直剖面图,显示制造本发明场效电晶体之基材上隔离区域间之源极及汲极区域注入物之封阻遮蔽。图12为沿着通道长度之垂直剖面图,显示制造本发明之场效电晶体之基材上图9及10伸展物、源极及汲极注入物之另一具体例。图13为通过通道宽度之垂直剖面图,显示制造本发明之场效电晶体之基材上优异源极及汲极区域注入物之反掺杂注入物遮蔽。图14为沿着通道长度之垂直剖面图,显示制造本发明场效电晶体之基材上图9及10伸展注入物之另一具体例。图15为通过通道宽度之垂直剖面图,显示制造本发明场效电晶体之基材上优异伸展注入物之反掺杂注入物遮蔽。图16为MOSFET汲极电流ID对闸极电压VG作为基材反向偏差之函数之图示。 |
