| 主权项 |
1.一种电性绝缘层的制造方法,该制造方法至少包含下列步骤:提供一半导体基材,该半导体基材上设有复数个闸极堆叠,而各个闸极堆叠设有一导电层、一罩幕层以及一覆盖层;形成一介电层以覆盖该等闸极堆叠,并填满该等间隔,且该介电层高于该覆盖层;形成一平坦化材质层于该介电层上,以产生平坦化表面;进行一第一蚀刻步骤,蚀刻该介电层以完全清除该覆盖层上之该介电层,同时于该等间隔上形成一间隔介电层;进行一第二蚀刻步骤,移除该覆盖层且该介电层的蚀刻率小于该罩幕层的蚀刻率,使得该间隔介电层具有平滑顶端与斜角侧边,以避免沈积薄膜时产生应力集中的效应;以及移除该罩幕层并留下间隔介电层,以形成该电性绝缘层。2.如申请专利范围第1项所述之电性绝缘层的制造方法,其中该导电层为一多晶矽层。3.如申请专利范围第1项所述之电性绝缘层的制造方法,其中该等闸极堆叠间设有一间隔。4.如申请专利范围第1项所述之电性绝缘层的制造方法,其中该介电层为一氧化矽层。5.如申请专利范围第4项所述之电性绝缘层的制造方法,系利用高密度电浆蚀刻(HDPCVD)法形成该氧化矽层。6.如申请专利范围第1项所述之电性绝缘层的制造方法,其中该平坦化材质层为一有机材质。7.如申请专利范围第6项所述之电性绝缘层的制造方法,系利用旋涂(Spin-on)法形成该有机材质。8.如申请专利范围第1项所述之电性绝缘层的制造方法,更包含一蚀刻处理于形成该平坦化材质层步骤之后,以蚀刻该平坦化材质层与该介电层,以完全移除该平坦化材质层,其中该蚀刻处理对该平坦化材质层的蚀刻率小于对该介电层的蚀刻率。9.如申请专利范围第8项所述之电性绝缘层的制造方法,其中该蚀刻处理步骤中,该介电质的蚀刻率与该平坦化材质层的蚀刻率比値介于1至10之间。10.如申请专利范围第1项所述之电性绝缘层的制造方法,其中该第一蚀刻步骤,该介电层的蚀刻率大于该覆盖层的蚀刻率。11.如申请专利范围第10项所述之电性绝缘层的制造方法,其中该介电层的蚀刻率与该覆盖层的蚀刻率比値介于1至10之间。12.如申请专利范围第1项所述之电性绝缘层的制造方法,其中该第二蚀刻步骤中,该介电层的蚀刻率与该罩幕层的蚀刻率比値为大于0且小于1。13.一种电性绝缘层的制造方法,该制造方法至少包含下列步骤:依序形成复数个闸极堆叠于半导体基材之闸极区域上,其中每一该等闸极堆叠具有一导电层、一罩幕层以及一覆盖层,并对该等闸极堆叠进行微影蚀刻,以形成复数个间隔;形成一介电层于该半导体基材上,以覆盖该等闸极堆叠与填满该等间隔,且该介电层高于该覆盖层;形成一平坦化材质层于该介电层上,以产生平坦化表面;蚀刻该平坦化材质层与该介电层,以完全移除该平坦化材质层,其中该蚀刻步骤对该平坦化材质层的蚀刻率小于对该介电层的蚀刻率,同时于该等间隔上形成一间隔介电层;移除该覆盖层,且该介电层的蚀刻率小于该罩幕层的蚀刻率,使得该间隔介电层具有平滑顶端与斜角侧边,以避免沈积薄膜时产生应力集中的效应;以及移除该罩幕层并留下间隔介电层,以形成该电性绝缘层。14.如申请专利范围第13项所述之电性绝缘层的制造方法,其中该导电层为一多晶矽层。15.如申请专利范围第13项所述之电性绝缘层的制造方法,其中该介电层为一氧化矽层。16.如申请专利范围第15项所述之电性绝缘层的制造方法,系利用高密度电浆蚀刻(HDPCVD)法形成该氧化矽层。17.如申请专利范围第13项所述之电性绝缘层的制造方法,其中该平坦化材质层为一有机材质。18.如申请专利范围第17项所述之电性绝缘层的制造方法,系利用旋涂(Spin-on)法形成该有机材质。19.如申请专利范围第13项所述之电性绝缘层的制造方法,其中蚀刻该平坦化材质层与该介电层步骤中,该介电层的蚀刻率与该平坦化材质层的蚀刻率比値介于1至10之间。20.如申请专利范围第13项所述之电性绝缘层的制造方法,于蚀刻该平坦化材质层与该介电层步骤之后,更包含蚀刻移除该覆盖层上之该介电层。21.如申请专利范围第20项所述之电性绝缘层的制造方法,其中对该介电层的蚀刻率大于对该覆盖层的蚀刻率。22.如申请专利范围第21项所述之电性绝缘层的制造方法,其该介电层的蚀刻率与该覆盖层的蚀刻率比値介于1至10之间。23.如申请专利范围第13项所述之电性绝缘层的制造方法,其中移除该罩幕层步骤中,该介电层的蚀刻率与该罩幕层的蚀刻率比値为大于0且小于1。图式简单说明:第1图至第3图绘示传统电性绝缘层制造方法之流程剖面图;以及第4图至第9图绘示依据本发明一种快闪记忆体位元线上之电性绝缘层的制造方法之流程剖面图。 |
