| 主权项 |
1.一种半导体储存装置,可以至少在第一输入/输出结构与第二间输入/输出结构间选择,包括:复数资料滙流排,于一基底之上形成;以及一切断装置,在每一该复数资料滙流排中,在该第二输入/输出结构中可以分开该复数资料滙流排为至少两段且在该第一输入/输出结构中形成一该复数资料滙流排之传导部分。2.如申请专利范围第1项所述之半导体储存装置,其中该切断装置包括一传递闸。3.如申请专利范围第2项所述之半导体储存装置,其中该传递闸为由一具有一如该复数资料滙流排部分之源极-汲极路径之场效应电晶体所组成。4.如申请专利范围第1项所述之半导体储存装置,其中该切断装置包括一熔线。5.一种主导体储存装置,可以在至少两类型之输入/输出结构中选择,包括:一第一记忆体单元阵列;一第二记忆体单元阵列;复数感测放大器,包括N个第一感测放大器,耦合至该第一记忆体单元阵列,其中N为一大于或等于2之整数;N个第二感测放大器,耦合至该第二记忆体单元阵列;复数输入/输出电路,包括N个第一输入/输出电路,对应该第一感测放大器;N个第二输入/输出电路,对应该第二感测放大器;以及N个资料滙流排,于一半导体基底上形成在该复数感测放大器与该复数输入/输出电路之间,每一该资料滙流排包括,一在一状态下可以分开该资料滙流排为至少第一段与第二段与在一第二状态下形成资料滙流排部分的切断电路,该资料滙流排之该第一段耦合至该第一感测放大器与该资料滙流排之该第二段耦合至该第二感测放大器,该切断电路依据一特定输入/输出结构来分开该资料滙流排或形成一该资料滙流排之传导部分。6.如申请专利范围第5项所述之半导体储存装置,其中该切断电路包括一传递闸。7.如申请专利范围第5项所述之半导体储存装置,其中该切断电路包括一至少由一种材料形成之熔线。8.如申请专利范围第7项所述之半导体储存装置,其中该熔线包括一具有比其他部分狭小线宽之金属配线层(wiring layer)部分,与形成于一绝缘层中的开口(opening)之下且藉由雷射光打开。9.如申请专利范围第7项所述之半导体储存装置,其中该熔线形成于一绝缘膜之下且透过绝缘膜中形成的洞在对面端连接至一配线层,每一该熔线被由该配线层提供之电流打开。10.如申请专利范围第5项所述之半导体储存装置/更包括:一输入/输出活化电路,在一测试模式中,活化该第一输入/输出电路之选定与该第二输入/输出电路之选定且可先前执行以选择一特定输入/输出结构。11.如申请专利范围第5项所述之半导体储存装置,其中每一该切断电路包括复数连续排列之熔线。12.如申请专利范围第5项所述之半导体储存装置,其牛该切断电路实质上排列为一与该资料滙流排的方向垂直的方13.如申请专利范围第5项所述之半导体储存装置,其中该切断电路具有一相对该资料滙流排的方向倾斜的排列。14.如申请专利范围第5项所述之半导体储存装置,其中该特定输入/输出结构包括一第一输入/输出结构与一第二输入/输出结构,该切断电路在该第二输入/输出结构中形成一该资料滙流排之传导部分且在该第一输入/输出结构中分开该资料滙流排。15.如申请专利范围第14项所述之半导体储存装置,其中该第一输入/输出结构在一操作中提供存取至36个记忆体单元(x36)与该第二输入/输出结构在一操作中提供存取至18个记忆体单元(x18)。16.一种半导体装置,包括:复数资料滙流排,每一依据一特定输入/输出结构分开为一第一部份与一第二部分;以及复数输入/输出电路,包括一耦合至该复数资料滙流排之该第一部份之第一输入/输出电路与一耦合至该复数资料滙流排之该第二部份之第二输入/输出电路。17.如申请专利范围第16项所述之半导体储存装置,其中该输入/输出结构包括一提供存取至X个记忆体单元之第一结构与一提供存取至X/2个记忆体单元之第二结构。18.如申请专利范围第16项所述之半导体储存装置,其中该复数资料滙流排被一具有由电晶体与熔线所组成的群组所选定之电路元件之分开电路分开。19.如申请专利范围第16项所述之半导体储存装置,更包括:复数感测放大器,包括耦合至该复数资料滙流排之该第一部份之第一感测放大器与耦合至该复数资料滙流排之该第二部份之第二感测放大器。20.如申请专利范围第16项所述之半导体储存装置,更包括:一输入/输出控制电路,在该第一输入/输出结构中活化该第一与第二输入/输出电路,且在该第二输入/输出结构中少于所有的该第一与第二输入/输出电路。图式简单说明:第1图为一依据一实施例之半导体储存装置之方块示意图。第2图为一依据第二实施例之半导体储存装置之方块示意图。第3图为一依据一实施例之熔线安排示意图。第4A与4B图为一依据其他实施例之熔线安排示意图。第5图为显示一依据一实施例之半导体储存装置的布局。 |
