| 主权项 |
1.一种半导体晶片元件(semiconductor chip device)中的护环(guard ring)结构,该半导体晶片元件包含有一基底、一积体电路区域(integrated circuit region)设于该基底上、一切割道区域(street region)设于该积体电路区域外围、以及至少一护环结构设于该积体电路区域以及该切割道区域之间,该护环结构包含有:一第一堰型(dam-shaped)堆叠结构,具有一长度L;以及一第二堰型堆叠结构,侧向(laterally)设置于该第一堰型堆叠结构之一侧;其中该第一堰型结构与该第二堰型堆叠结构互不相连结。2.如申请专利范围第1项之结构,其中该第一堰型堆叠结构以及该第二堰型堆叠结构皆包含有一具有一第一曲率半径(radius of curvature)之第一曲面(curved surface)以及一具有一第二曲率半径之第二曲面。3.如申请专利范围第2项之结构,其中该第一曲率半径大于该第二曲率半径。4.如申请专利范围第2项之结构,其中该第二曲面系朝向该积体电路区域。5.如申请专利范围第1项之结构,其中该第一堰型堆叠结构以及该第二堰型堆叠结构皆包含有一多晶矽层、至少一接触窗金属层以及至少一导线金属层。6.如申请专利范围第1项之结构,其中该第一堰型堆叠结构以及该第二堰型堆叠结构之间的距离约为L/2。7.一种半导体晶片元件,包含有:一积体电路区域设于一基底上;一切割道区域设于该积体电路区域外围;一第一护环,设于该积体电路区域以及该切割道区域之间;以及一第二护环,设于该第一护环以及该切割道区域之间;其中该第一护环以及该第二护环皆由复数个不连续(discontinuous)之堰型(dam-shaped)堆叠结构所组成。8.如申请专利范围第7项之半导体晶片元件,其中该第一护环包含有一第一堰型堆叠结构以及一第二堰型堆叠结构,该第二护环包含有一第三堰型堆叠结构,且该第三堰型堆叠结构与该第一堰型堆叠结构以及第二堰型堆叠结构之间的空隙重叠。9.如申请专利范围第8项之半导体晶片元件,其中该第一堰型堆叠结构、第二堰型堆叠结构以及该第三堰型堆叠结构之长度皆约为L,该第一堰型堆叠结构以及第二堰型堆叠结构之间的空隙长度约为L/2。10.如申请专利范围第8项之半导体晶片元件,其中该第三堰型堆叠结构与该第一堰型堆叠结构之重叠长度约为L/4。11.如申请专利范围第8项之半导体晶片元件,其中该第一堰型堆叠结构、该第二堰型堆叠结构以及该第三堰型堆叠结构皆包含有一具有一第一曲率半径之第一曲面以及一具有一第二曲率半径之第二曲面。12.如申请专利范围第11项之半导体晶片元件,其中该第一曲率半径大于该第二曲率半径。13.如申请专利范围第11项之半导体晶片元件,其中该第二曲面系朝向该积体电路区域。14.如申请专利范围第8项之半导体晶片元件,其中该第一堰型堆叠结构、该第二堰型堆叠结构以及该第三堰型堆叠结构皆包含有一多晶矽层、至少一接触窗金属层以及至少一导线金属层。图式简单说明:图一为晶方之放大上视图。图二为图一中沿着I-I'切线之金属护环剖面示意图。图三为本发明晶方之放大上视图。图四图三中沿着II-II'切线之护环剖面示意图。图五为本发明另一实施例之晶方上视图。 |
