无间隙密集输出入之记忆体测试方法

摘要

本发明系关于一种无间隙密集输出入(I/O)之记忆体测试方法，尤指一种不仅可对记忆体的各输出入接脚进行密集而无间隙之输出入作业外，亦同时令记忆体的控制接脚亦呈无间隙密集输入指令，藉以较确实地检测出弱化的记忆体问题，其在每个可触发指令的时脉或时包(packet in RDRAM)均触发控制指令，使得控制接脚呈密集无间隙地输入，此方法之主体为透过对记忆体的各记忆库(bank)以交错方式送入控制指令，使其在每个可触发指令的时脉或时包均触发一个控制指令，亦同时透过读或写等控制指令之适时触发，连带地使得对应时脉均有讯号输出，提供一种可令记忆体输出入端及控制端均呈无间隙密集运作之记忆体测试法，藉以筛选出记忆体的问题者。

主权项

1.一种无间隙密集输出入之记忆体测试方法,包括:一为令记忆体资料(I/O)接脚呈无间隙连续输出入资料之步骤;及一令记忆体的控制接脚为呈无间隙地输入控制指令。2.一种无间隙密集输出入之记忆体测试方法,包括:一为令记忆体资料接脚呈无间隙连续输入资料之步骤;及一令记忆体的控制接脚呈无间隙地输入控制指令。3.一种无间隙密集输出入之记忆体测试方法,包括:一为令记忆体资料接脚呈无间隙连续输出资料之步骤;及一令记忆体的控制接脚呈无间隙地输入控制指令。4.如申请专利范围第1.2或3项所述之无间隙密集输出入之记忆体测试方法,其中该提供记忆体之控制指令讯号,为透过至少两个记忆库(BANK)之各种控制指令呈交错搭配依序触发者。5.如申请专利范围第1.2或3项所述之无间隙密集输出入之记忆体测试方法,其中该记忆体可为SDRAM、DDR-DRAM或RambusRDRAM者。6.如申请专利范围第1.2或3项所述之无间隙密集输出入之记忆体测试方法,其中该无间隙连续输出(入)资料可以部份被罩住(mask),以刻意地呈现有间隙不连续输出(入)资料的状态。7.如申请专利范围第1.2或3项所述之无间隙密集输出入之记忆体测试方法,其中该无间隙输入控制指令动作,可以部份被延迟,而呈有间隙输出入资料的状态。8.如申请专利范围第1.2或3项所述之无间隙密集输出入之记忆体测试方法,其中该无间隙输入控制指令动作,可以被中断,而呈有中断指令的指令输入状态。9.如申请专利范围第6项所述之无间隙密集输出入之记忆体测试方法,其中该提供记忆体之控制指令讯号,为透过至少两个记忆库(BANK)之各种控制指令呈交错搭配依序触发者。10.如申请专利范围第7项所述之无间隙密集输出入之记忆体测试方法,其中该提供记忆体之控制指令讯号,为透过至少两个记忆库(BANK)之各种控制指令呈交错搭配依序触发者。11.如申请专利范围第8项所述之无间隙密集输出入之记忆体测试方法,其中该提供记忆体之控制指令讯号,为透过至少两个记忆库(BANK)之各种控制指令呈交错搭配依序触发者。12.如申请专利范围第6项所述之无间隙密集输出入之记忆体测试方法,其中该记忆体可为SDRAM、DDR-DRAM或Rambus RDRAM者。13.如申请专利范围第7项所述之无间隙密集输出入之记忆体测试方法,其中该记忆体可为SDRAM、DDR-DRAM或Rambus RDRAM者。14.如申请专利范围第8项所述之无间隙密集输出入之记忆体测试方法,其中该记忆体可为SDRAM、DDR-DRAM或Rambus RDRAM者。图式简单说明:第一A、B、C图:系本发明之第一至第三实施例时序图。第二A、B、C、D图:系本发明之第四至第七实施例时序图。第三A、B、C图:系本发明之应用DDR-DRAM之各种实施例时序图。第四A、B图:系本发明之应用于RDRAM之两实施例时序图。第五图:系习知单一记忆库之写入模式之时序图。第六A、B图:系习知单一记忆库之读取模式的时序图。第七图:系习知单一记忆库之写入及自动预充电模式之时序图。第八A、B图:系习知单一记忆库之读取及自动预充电模式之时序图。第九图、第十A、B图、第十一图、第十二A、B图:系习知多记忆库交错指令触发之时序图。