时钟同步电路

摘要

本发明提供一种时钟同步电路,使得在读取以外的方式中,时钟同步电路不消耗电流。根据情况使时钟同步电路停止和再起动。具体地说,在不需要同步时钟的场合,例如,在待机、激活、刷新、写入时等的读取以外的方式时,使时钟同步电路停止。另外,在读取时,为了输出数据,使同步时钟成为必要,使时钟同步电路工作,并生成同步时钟。在读取方式中,考虑时钟同步电路的再起动和前同步信号,将从读取命令被输入到实际上数据被输出所需要的时钟数,即,将CL设置为3以上。

主权项

1.时钟同步电路的特征在于，它具备以下设备，它们是：输入外部时钟的接收机；将所述接收机的输出信号输入、并具有所述接收机具有的延迟时间和作为延迟控制对象的电路具有的延迟时间的合计延迟时间的延迟监视器；由串联连接的多个第1延迟单元构成、并将所述延迟监视器的输出信号只延迟一定时间的第1延迟线；由串联连接的多个第2延迟单元构成、将所述延迟监视器的输出信号只延迟一定时间后再输出将所述延迟监视器的输出信号只延迟所述一定时间的信号的第2延迟线；决定所述第1和第2延迟线的起动和停止的输入遮断电路，以及控制所述输入遮断电路的动作的控制电路。