| 主权项 |
1.一种记忆体模组组态码之储存装置,可应用于非挥发性记忆体中,该模组组态码系区分为一个别部分与一共同部分,该储存装置包括有:一唯读记忆体阵列电路,储存复数组记忆体模组组态码的个别部分,该复数组记忆体模组组态码的个别部分,系相对应于不同规格之记忆体模组;一选择电路,此选择电路可根据一外部讯号源而在该唯读记忆体阵列电路选择出一对应之记忆体模组组态码的个别部分;以及,一控制逻辑电路,该控制逻辑电路输出一记忆体模组组态码的共同部分,并且配合该选择电路,以控制存放于该唯读记忆体阵列电路中记忆体模组组态码的个别部分之读取,其中该记忆体模组组态码的共同部分与个别部分组合成为一完整之记忆体模组组态码。2.如申请专利范围第1项所述之记忆体模组组态码之储存装置,其中所述之控制逻辑电路包含有:一记忆区块,该记忆区块系储存记忆体模组组态码的共同部分;以及,一控制电路,该控制电路控制存放于该唯读记忆体阵列电路中记忆体模组组态码的个别部分之读取,并将储存于该记忆区块之记忆体模组组态码的共同部分输出。3.如申请专利范围第1项所述之记忆体模组组态码之储存装置,其中所述之选择电路系包含:一次级选择电路,该次级选择电路可根据一外部讯号源而输出一资料组;一解码电路,可接受该次级选择电路所输出之资料组,并将其解码后得出一相对应的输出,以在该唯读记忆体阵列中选择出某一对应的记忆体模组序码之个别部分。4.如申请专利范围第3项所述之记忆体模组组态码之储存装置,其中所述之次级选择电路系包含:一分压电路,该分压电路系由一外部分压电阻与一内部分压电阻组成;该外部讯号源系藉由改变外部分压电阻之电阻値而在分压电路中得出一对应之电压;以及,一比较器,该比较器系由复数个运算放大器所组成,其功能为侦测分压电路之电压,并将比较后所得到之该资料组输出至该解码电路。5.如申请专利范围第3项所述之记忆体模组组态码之储存装置,其中所述之次级选择电路系包含:一分压电路,该分压电路系由一外部分压电阻与一内部分压电阻组成,该外部讯号源系藉由改变外部分压电阻之电阻値而在该分压电路中得出一对应之电压;以及,一类比数位转换器,该类比数位转换器系侦测分压电路之电压,并将此类比电压转换为数位式输出之该资料组后送至该解码电路。6.如申请专利范围第3项所述之记忆体模组组态码之储存装置,其中所述之次级选择电路系包含:复数个多工单元,每一多工单元系包含一多功器与一保险丝电路,各多功器的一端系延伸出该唯读记忆元件以供接受该外部讯号源,藉由在外部讯号源施加电压,以选择性地促使某多工单元之保险丝烧断,并依据不同之保险丝电路烧断组合来决定该资料组输出至该解码电路。7.如申请专利范围第3项所述之记忆体模组组态码之储存装置,其中所述之解码电路系包含一解码器。8.如申请专利范围第6项所述之记忆体模组组态码之储存装置,其中所述之次级选择电路更包含有:一降压电路,该降压电路之输入端接自一烧入控制脚,其输出端则接至多功器之一控制端,该电路为复数个二极体所串接,藉由在该烧入控制脚施加一预设相对较高之电压,可使多功器之控制端接受降压后之电压讯号,进而启动多功器使保险丝电路连通于外部讯号源。9.如申请专利范围第6项所述之藉由唯读记忆元件存取记忆模组组态码的装置,其中所述之次级选择电路更包含有:一开关组,系防止烧入控制脚输入的高电压破坏该控制逻辑电路,当烧入控制脚输入的高电压升高到某一定値时可将此开关组关闭,以防止高电压直接接至该控制逻辑电路。10.如申请专利范围第6项所述记忆体模组组态码之储存装置中所述之保险丝电路系接于该多功器之一第一输出端与该解码电路之输入端间。11.一种记忆体模组组态码之储存装置,可应用于非挥发性记忆体中,其包含有:一唯读记忆体阵列电路,储存复数组记忆体模组组态码,该复数组记忆体模组组态码系相对应于不同规格之记忆体模组;一选择电路,该选择电路可根据一外部讯号源而在该唯读记忆体阵列电路选择出一对应之记忆体模组组态码;以及,一控制逻辑电路,该控制逻辑电路配合该选择电路,以控制存放于该唯读记忆体阵列电路中记忆体模组组态码之读取。12.如申请专利范围第11项所述之记忆体模组组态码之储存装置,其中所述之唯读记忆体阵列电路包含有:一记忆区块,该记忆区块系储存记忆体模组组态码的共同部分;一唯读记忆体阵列,该唯读记忆体阵列系储存复数组记忆体模组组态码的个别部分,该复数组记忆体模组组态码的个别部分,系相对应于不同规格之记忆体模组,其中该记忆体模组组态码的共同部分与个别部分组合成为一完整之记忆体模组组态码。13.如申请专利范围第11项所述之记忆体模组组态码之储存装置,其中所述之选择电路系包含:一次级选择电路,该次级选择电路可根据一外部讯号源而输出一资料组;一解码电路,可接受该次级选择电路所输出之资料组,并将其解码后得出一相对应的输出,以在该唯读记忆体阵列中选择出某一对应的记忆体模组序码之个别部分。14.如申请专利范围第11项所述之记忆体模组组态码之储存装置,其中所述之次级选择电路系包含:一分压电路,该分压电路系由一外部分压电阻与一内部分压电阻组成;该外部讯号源系藉由改变外部分压电阻之电阻値而在该分压电路中得出一对应之电压;以及,一比较器,该比较器系由复数个运算放大器所组成,其功能为侦测分压电路之电压,并将比较后所得到之该资料组输出至该解码电路。15.如申请专利范围第11项所述之记忆体模组组态码之储存装置,其中所述之次级选择电路系包含:一分压电路,该分压电路系由一外部分压电阻与一内部分压电阻组成,该外部讯号源系藉由改变外部分压电阻之电阻値而在该分压电路中得出一对应之电压;以及,一类比数位转换器,该类比数位转换器系侦测该分压电路之电压,并将此类比电压转换为数位式输出之该资料组后送至该解码电路。16.如申请专利范围第11项所述之记忆体模组组态码之储存装置,其中所述之次级选择电路系包含:复数个多工单元,每一多工单元系包含一多功器与一保险丝电路,各多功器的一端系延伸出该唯读记忆元件以供接受该外部讯号源,藉由在外部讯号源施加电压,以选择性地促使某多工单元之保险丝烧断,并依据不同之保险丝电路烧断组合来决定该资料组输出至该解码电路。17.如申请专利范围第3项所述之记忆体模组组态码之储存装置,其中所述之解码电路系包含一解码器。18.如申请专利范围第16项所述之记忆体模组组态码之储存装置,其中所述之次级选择电路更包含有:一降压电路,该降压电路之输入端接自一烧入控制脚,其输出端则接至多功器之一控制端,该电路为复数个二极体所串接,藉由在该烧入控制脚施加一预设相对较高之电压,可使多功器之控制端接受降压后之电压讯号,进而启动多功器使保险丝电路连通于外部讯号源。19.如申请专利范围第16项所述之记忆体模组组态码之储存装置,其中所述之次级选择电路更包含有:一开关组,系防止烧入控制脚输入的高电压破坏控制逻辑电路,当烧入控制脚输入的高电压升高到某一定値时可将此开关组关闭,以防止高电压直接接至该控制逻辑电路。20.如申请专利范围第16项所述记忆体模组组态码之储存装置中所述之保险丝电路系接于该多功器之一第一输出端与该解码电路之输入端间。图式简单说明:图一 为习用DRAM Module示意图。图二 为习用EEPROM之防写接脚接地状态示意图。图三 为习用记忆体模组组态码之结构示意图。图四 为本发明之内部方块图。图五 为本发明之第一较佳实施例。图六 为本发明记忆体模组组态码之结构示意图。图七 为本发明之第二较佳实施例。图八 为本发明之第三较佳实施例之电路图,其中之次级选择电路使用分压电路与由运算放大器组成之比较器。图九 为本发明之第四较佳实施例之电路图,其中之次级选择电路使用分压电路与类比数位转换器。图十 为本发明之第五较佳实施例之电路图,其中之次级选择电路使用多功单元与降压电路及开关组。 |
