| 主权项 |
1.一种非挥发性半导体记忆装置,具有:包含复数个记忆格之非挥发性记忆格阵列,以及供控制对于上述复数个记忆格的写入动作、读出动作及抹除动作之控制电路;上述控制电路系应答于写入要求,对于成为写入对象之记忆格写入二値资料或多値资料,上述读出动作系应答于成为读出对象之记忆格的写入内容,读出上述二値资料或多値资料。2.如申请专利范围第1项之非挥发性半导体记忆装置,其中上述控制电路系将上述成为写入对象之记忆格,在上述二値资料写入时,设定于抹除状态之第1状态或与上述第1状态不同之第n状态中之任一者;而在上述多値资料写入时,设定于自上述第1状态至第n状态之彼此不同的合计n个(3个以上)状态中之任一者。3.如申请专利范围第2项之非挥发性半导体记忆装置,其中上述控制电路在上述读出动作时,就写入上述二値资料之记忆格,系判定属于上述第1状态至第k状态(惟上述k<上述n),或是自上述第(k+1)状态至上述第n状态中之何者;而就写入上述多値资料之记忆格,则系判定属于上述合计n个状态中之何者。4.如申请专利范围第1项之非挥发性半导体记忆装置,其中该复数个记忆格系一并被分割成成为上述写入动作及上述读出动作之对象的复数个写入/读出单位,此外又具有针对上述复数个写入/读出单位之各单位所配置的复数个旗标;上述复数个旗标之各者,储存有一値用以表示在对应之写入/读出单位之记忆格中,是上述二値资料写入,还是上述多値资料写入。5.如申请专利范围第4项之非挥发性半导体记忆装置,其中该控制电路在上述写入动作中,系对于上述成为写入对象之写入/读出单位写入上述二値资料或上述多値资料,同时对于对应之旗标写入一値,该値系表示是上述二値资料写入还是上述多値资料写入。6.如申请专利范围第4项之非挥发性半导体记忆装置,其中于上述读出动作中,根据对应之旗标的値,在上述成为读出对象之写入/读出单位中写入有上述二値资料时,系执行用以读出上述二値资料之第一读出序列,而在写入有上述多値资料时,系执行用以读出上述多値资料之第二读出序列。7.如申请专利范围第1项之非挥发性半导体记忆装置,其中该复数个记忆格之各者具有包含抹除状态之第1状态及与上述第1状态最近之第2状态的彼此不同合计n个之状态(上述n系3以上);上述控制电路在上述二値资料写入时,系将上述成为写入对象之记忆格设定于上述第1状态或第2状态,在上述二値资料读出时,系判定上述成为读出对象之记忆格,属于上述第1状态或上述合计n个状态中不包含上述第1状态之状态中之何者。8.一种资料记忆系统,具有:记忆体区域,包含具备第一特性之第一非挥发性半导体记忆体,以及具备与上述第一特性不同的第二特性之第二非挥发性半导体记忆体,控制装置,用以与外部作资料授受,对于上述记忆体区域作资料写入及自该记忆体区域作资料读出;又,上述控制装置系应答于自上述外部接收之供写入上述记忆体区域的储存资料,判断是被要求作配合于上述第一特性之写入,或是作配合于上述第二特性之写入,并应答于该判断结果,将上述储存资料写入上述第一非挥发性半导体记忆体或上述第二非挥发性半导体记忆体。9.如申请专利范围第8项之资料记忆系统,其中该第一特性系以规定之信赖性记忆资料,且可以规定之处理速度动作之特性;上述第二特性系可以较上述第一特性相对上较高之信赖性记忆资料,且可以较上述第一特性为高速之处理速度动作。10.如申请专利范围第9项之资料记忆系统,其中该第一非挥发性半导体记忆体包含分别记忆2位元以上的资料之复数个多値资料用记忆格;上述第二非挥发性半导体记忆体包含分别记忆1位元的资料之复数个记忆格。11.如申请专利范围第9项之资料记忆系统,其中该控制装置在上述第一非挥发性半导体记忆体动作中,系将上述储存资料写入上述第二非挥发性半导体记忆体,在上述第一非挥发性半导体记忆体非为动作中时,系将上述储存资料写入上述第一非挥发性半导体记忆体中。12.如申请专利范围第9项之资料记忆系统,其中该控制装置系应答于与上述外部间资料授受之有无,将已写入上述第二非挥发性半导体记忆体之资料,转送至上述第一非挥发性半导体记忆体。13.如申请专利范围第9项之资料记忆系统,其中该控制装置系将供管理上述记忆体区域之管理资料,写入上述第二非挥发性半导体记忆体。14.一种资料记忆系统,备有包含复数个记忆格之非挥发性记忆体区域;上述复数个记忆格分别可以二値或三値以上之多値状态记忆资料,并可将记忆之上述二値或上述多値资料读出;此外,此系统又备有用以与外部间作资料授受,进行上述非挥发性记忆体区域中之资料写入以及自上述非挥发性记忆体区域之资料读出的控制装置;上述控制装置当应答于上述储存资料判断有来自外部之写入被要求相对上高信赖性之资料或高速授受资料的要求时,系以上述二値之状态将上述储存资料写入上述非挥发性记忆体区域。15.如申请专利范围第14项之资料记忆系统,其中该复数个记忆格分别可设定于抹除状态之第1状态至第n状态(上述n为3以上)之合计n个状态,当资料以上述二値状态写入时,系设定于上述第1状态或与上述第1状态不同之状态,当资料以上述多値状态写入时,系设定于上述合计n个状态中之任一状态。图式简单说明:图1系本发明实施形态1之快闪记忆体1000的整体构成概要之方块图。图2系快闪记忆体1000主要部份的构成之电路图。图3系用以说明信号处理电路的构成之电路图。图4A-图4C系选择预充电处理选择放电处理,感测处理中之信号状态图。图5系表示多値快闪记忆体读出动作时的字线电压之图。图6A-图6C系表示多値快闪记忆体中的读出序列(READ1-READ3)之图。图7A、7B系表示多値快闪记忆体中的读出序列之图。图8系表示多値快闪记忆体之读出动作时,资料与感测闩锁器之値的关系之图。图9系表示多値快闪记忆体1000之多値资料读出动作时的字线电压之图。图10A-图10C系表示快闪记忆体1000中多値资料的读出序列(READ1-READ3)之图。图11A、11B系表示快闪记忆体1000中之多値资料的读出序列之图。图12系表示快闪记忆体1000之多値资料读出动作时,资料与感测闩锁器之値的关系之图。图13系表示快闪记忆体1000之二値资料读出动作时的字线电压之图。图14A、14B系快闪记忆体1000中之二値资料读出序列之说明图。图15系表示快闪记忆体1000之二値资料读出动作时,资料与感测闩锁器之値的关系之图。图16系表示多値快闪记忆体之写入动作时的字线电压之图。图17A-图17D系多値快闪记忆体中之写入序列(PROGRAM1)之说明图。图18A-图18D系多値快闪记忆体中之写入序列(PROGRAM2)之说明图。图19A-图19D系多値快闪记忆体中之写入序列(PROGRAM3)之说明图。图20系表示多値快闪记忆体之写入动作时,资料与感测闩锁器之値的关系之图。图21系表示快闪记忆体1000之多値资料写入动作时的字线电压之图。图22A-图22D系表示快闪记忆体1000中多値资料的写入序列(PROGRAM1)之图。图23系表示快闪记忆体1000之多値资料写入动作时,资料与感测闩锁器之値的关系之图。图24系表示快闪记忆体1000之二値资料写入动作时的字线电压之图。图25A-图25C系表示快闪记忆体1000中二値资料的写入序列(PROGRAM1)之图。图26系表示快闪记忆体1000之二値资料写入动作时,资料与感测闩锁器之値的关系之图。图27A-图27D系快闪记忆体1000之写入/抹除/读出时的电压关系之说明图。图28系本发明实施形态2快闪记忆体之二値资料读出时的字线电压之图。图29A-图29E系表示本发明实施形态2快闪记忆体之二値资料的读出序列之图。图30A-图30D系表示本发明实施形态2中之00位准检测处理的内容之图。图31A-图31C系表示本发明实施形态2中之10位准检测处理的内容之图。图32系表示二値资料读出动作时之资料与感测闩锁器之値的关系之图。图33系全闩锁判定电路200的构成之电路图。图34系本发明实施形态4资料记忆系统4000之说明图。图35系表示资料记忆系统4000中,位址空间上之资料配置例图。图36系只配置复数个多値快闪记忆体之资料记忆系统中的写入控制之流程图。图37系表示资料记忆系统4000中的第1写入控制之流程图。图38系表示资料记忆系统4000中的第2写入控制之流程图。图39系表示资料记忆系统4000中,利用写入资料的大小作写入控制处理之流程图。图40系表示资料记忆系统4000中的读出控制之流程图。图41系本发明实施形态5资料记忆系统5000之说明图。图42系表示资料记忆系统5000中,位址空间上之资料配置例图。图43系多値资料与二値资料之关系图。图44系非挥发性记忆格中,多値资料与二値资料之关系图。 |
