| 主权项 |
1.一种积体电路,在运算期间系与记忆体一起作业, 该积体电路包含: 一介面电路系被组构用于控制对记忆体存取,该介 面电路系被耦接至该记忆体; 一内嵌式微处理器系被组构用于控制该积体电路, 该内嵌式处理器被耦接至该介面电路以从介面电 路接收资讯; 一阵列处理器用以执行算术计算,该阵列处理器被 耦接至该介面电路以从介面电路接收资讯。2.如 申请专利范围第1项之积体电路,其中该阵列处理 器包含: 复数个乘法器/累加器;和 一共享运算元电路被耦接至并提供一共享运算元 给该等多数乘法器/累加器中至少两个乘法器/累 加器。3.如申请专利范围第1项之积体电路,其中该 介面电路包括一接线束用以提供宽存取。4.如申 请专利范围第3项之积体电路,其中该接线束包含 至少256条导线。图式简单说明: 图1系根据本发明之实施例基本电路方块图。 图2系根据本发明之实施例图1的阵列处理器之方 块图。 图3系根据本发明之另一实施例有关图1的阵列处 理器之方块图。 图4系图1之内嵌式微处理器的方块图。 图5系一积体电路之方块图,其中系具有二组图1之 基本电路实体并有独立的外部记忆体介面。 图6系一积体电路之方块图,其中系具有二组图1之 基本电路实体并共享一外部记忆体介面。 图7系一积体电路之方块图,其中系具有四组图1之 基本电路实体并有独立的外部记忆体介面。 图8系一积体电路之方块图,其中系具有四组图1之 基本电路实体并共享一外部记忆体介面。 图9系一积体电路之方块图,其中系具有四组图1之 基本电路实体并共享二组外部记忆体介面。 图10系一积体电路之方块图,其中系具有四组图1之 基本电路实体并有二组共享外部记忆体介面以及 完全互连的讯息埠。 图11系一积体电路之方块图,其中系具有十六组图1 之基本电路实体并有四组共享外部记忆体介面。 图12系一积体电路之方块图,其中系具有十六组图1 之基本电路实体并具有二组共享记忆体介面。 图13系一印刷电路板之方块图,显示出把图1之基本 电路实体与对应它们的记忆体模组整合在一电路 板上。 图14系另一印刷电路板之方块图,显示出把图1之基 本电路实体与对应它们的记忆体模组整合在一电 路板上。 |
