| 主权项 |
1.一种制造半导体积体电路用之初缩遮罩,包含:一电路图案区域,用以使预定图案曝光至半导体晶圆之半导体晶片形成部分,该电路图案区域系由第一至第四端侧所包围;一划线区域,用以曝光切断区域之图案以使半导体晶片与半导体晶圆分离,该划线区域系仅与该第一至第四端侧之中的该第一与第二端侧邻接,该第一与第二端侧系彼此直交;一遮光区域,形成以包围该电路图案区域与该划线区域,该遮光区域系与该第三与第四端侧邻接;复数个第一对准量测标记,形成于该划线区域之预定部分,且分别面向该第一与第二端侧;复数个凹状部分,形成于该遮光区域之预定部分,且分别面向该第三与第四端侧;复数个第二对准量测标记,分别形成于该等凹状部分中;以及复数个用以遮光之遮光薄膜图案,分别形成于设有复数个潜像之位置,而该等潜像系起因于在邻近之曝光照像部分的该等第二对准量测标记。2.如申请专利范围第1项所述之制造半导体积体电路用之初缩遮罩,其中,该等第一对准量测标记与该等第二对准量测标记具有相同的形状。3.如申请专利范围第1项所述之制造半导体积体电路用之初缩遮罩,其中,于该遮光区域之内周形成复数之凸状部分以作为该等遮光薄膜图案。4.如申请专利范围第1项所述之制造半导体积体电路用之初缩遮罩,其中,该等第二对准量测标记之其中一个与该等遮光薄膜图案之其中一个,系沿平行于该等端侧之其一的直线而配置。5.如申请专利范围第1项所述之制造半导体积体电路用之初缩遮罩,其中,当该划线区域之宽度为W时,该第一与第二对准量测标记系形成于和该等电路图案区域之各个端侧相距W/2或更短距离之部分,而该等遮光薄膜图案系形成于和该划线区域之外周相距W/2或更短距离之部分。6.如申请专利范围第1项所述之制造半导体积体电路用之初缩遮罩,其中,该等遮光薄膜图案之形状系与该等凹状部分之形状相同。7.如申请专利范围第1项所述之制造半导体积体电路用之初缩遮罩,其中,该等对准量测标记系沿着各个端侧逐一形成。8.如申请专利范围第1项所述之制造半导体积体电路用之初缩遮罩,其中,该等对准量测标记系分别沿着各个端侧分别形成多数个。9.如申请专利范围第1项所述之制造半导体积体电路用之初缩遮罩,其中,于该电路图案区域中,形成一个半导体晶片的图案。10.如申请专利范围第1项所述之制造半导体积体电路用之初缩遮罩,其中,于该电路图案区域中,形成复数个半导体晶片的图案。11.如申请专利范围第1项所述之制造半导体积体电路用之初缩遮罩,其中,于该划线区域中形成对准图案、TEG图案或这两种图案。图式简单说明:图1系为显示习知技术之初缩遮罩之平面视图;图2系为使用图1之初缩遮罩以显示晶圆上之单次照像拍摄曝光区域与复数个影像之平面视图;图3系为显示其他习知技术之初缩遮罩之平面视图:图4系为使用图3之初缩遮罩以显示晶圆上之单次照像拍摄曝光区域与复数个影像之平面视图;图5系为显示另外之其他习知技术之初缩遮罩之平面视图;图6系为使用图5之初缩遮罩以显示晶圆上之单次照像拍摄曝光区域与复数个影像之平面视图;图7系为显示依据本发明第一实施例之制造半导体积体电路用之初缩遮罩之平面视图;图8系为使用图7之初缩遮罩以显示晶圆上之单次照像拍摄曝光区域与复数个影像之平面视图;图9系为显示依据本发明第二实施例之制造半导体积体电路用之初缩遮罩之平面视图;以及图10系为使用图9之初缩遮罩以显示晶圆上之单次照像拍摄曝光区域与复数个影像之平面视图。 |
