| 主权项 |
1.一种静电放电(electrostatic discharge, ESD)防护元件,适用于一积体电路,耦合于一第一接合垫与一第二接合垫之间,当一工作电源供给该积体电路电源时,该防护元件呈现关闭状态,当该工作电源不供给该积体电路电源时,该防护元件呈现保持导通状态,可以释放发生于该第一接合垫与该第二接合垫之间的一ESD事件所产生之电流。2.如专利申请范围第1项之防护元件,其中,该防护元件系受控于一偏压产生器,于该工作电源供给该积体电路电源时,该偏压产生器提供一预设电压,以关闭该防护元件。3.如专利申请范围第1项之防护元件,其中,该防护元件系为一空乏式(deletion-mode)金氧半电晶体(metal oxide semiconductor transistor, MOS)。4.如专利申请范围第3项之防护元件,其中,该空乏型MOS系为一潜藏式通道(buried-channel)元件。5.如专利申请范围第3项之防护元件,其中,该空乏型MOS系为一表面式通道(surface-channel)元件。6.如专利申请范围第3项之防护元件,其中,该空乏型MOS系为一N型空乏式MOS。7.如专利申请范围第3项之防护元件,其中,该空乏型MOS系为一P型空乏式MOS。8.一种适用于一积体电路之静电放电(electrostatic discharge, ESD)防护电路,连接于一第一接合垫以及一第二接合垫之间,包含有:一ESD防护元件,连接于该第一接合垫以及该第二接合垫之间;以及一偏压产生器,当一工作电源提供该积体电路电源时,用以控制该静电防护元件呈现关闭状态;其中,当该工作电源没提供该积体电路时,该静电防护元件为开启状态,可以释放发生于该第一接合垫与该第二接合垫之间的一ESD事件所产生之电流。9.如专利申请范围第8项之ESD防护电路,其中,该ESD防护电路系为一初级ESD防护电路,直接连接于该第一接合垫与该第二接合垫之间。10.如专利申请范围第8项之ESD防护电路,其中,该ESD防护电路系为一次级ESD防护电路,透过一电阻,连接至该第一接合垫。11.如专利申请范围第8项之ESD防护电路,其中,该ESD防护元件系为一空乏式(deletion-mode)金氧半电晶体(metal oxide semiconductor transistor, MOS)。12.如专利申请范围第11项之ESD防护电路,其中,该空乏型MOS系为一潜藏式通道元件。13.如专利申请范围第11项之ESD防护电路,其中,该空乏型MOS系为一表面式通道元件。14.如专利申请范围第11项之ESD防护电路,其中,该空乏型MOS系为一N型空乏式MOS。15.如专利申请范围第14项之ESD防护电路,其中,于该工作电源供给该积体电路电源时,该偏压产生器提供一预设负电压予该N型空乏式MOS之一闸极,以关闭该该N型空乏式MOS。16.如专利申请范围第11项之ESD防护电路,其中,该空乏型MOS系为一P型空乏式MOS。17.如专利申请范围第16项之ESD防护电路,其中,于该工作电源供给该积体电路电源时,该偏压产生器提供一预设正电压予该P型空乏式MOS之一闸极,以关闭该该P型空乏式MOS。18.一种ESD防护系统,适用于一积体电路,该积体电路包含有复数个接合垫Padl…PadN,该防护系统包含有:一ESD滙流线(ESD bus line);复数个ESD防护元件D1…DN,每一ESD防护元件Dn连接于一相对应之Padn与该ESD滙流线之间;以及一偏压产生器,当一工作电源供给该积体电路电源时,用以提供一预设电压,以关闭D1…DN;其中,当该工作电源不供给该积体电路电源时,D1…DN呈现保持导通状态,可以释放发生于一Padx与一Pady之间的一ESD事件所产生之电流。19.如专利申请范围第18项之ESD防护系统,其中,Dn系为一空乏式(deletion-mode)金氧半电晶体(metal oxide semiconductortransistor, MOS)。20.如专利申请范围第19项之ESD防护系统,其中,该空乏型MOS系为一潜藏式通道元件。21.如专利申请范围第19项之ESD防护系统,其中,该空乏型MOS系为一表面式通道元件。22.如专利申请范围第19项之ESD防护系统,其中,该空乏型MOS系为一N型空乏式MOS。23.如专利申请范围第19项之ESD防护系统,其中,该空乏型MOS系为一P型空乏式MOS。24.如专利申请范围第19项之ESD防护系统,其中,该预设电压系提供至D1…DN之控制闸,以关闭D1…DN。25.如专利申请范围第18项之ESD防护系统,其中,该ESD滙流线系为一金属线。26.如专利申请范围第18项之ESD防护系统,其中,Padx系为一电源接合垫。27.如专利申请范围第18项之ESD防护系统,其中,Padx系为一输出入接合垫。图式简单说明:第1A图为一习知的ESD防护电路;第1B图为第1A图中的NMOS电晶体之电压电流曲线图;第2A图以及第2B图为两个习知具有较低触发电压的NMOS剖面示意图;第3图为本发明之一ESD防护电路图;第4A图到第4C图为作为本发明的ESD防护元件之潜藏式通道NMOS以及一般NMOS的制程示意图;第5A图到第5C图为运用本发明之初级(primary)ESD防护电路或次级(secondary)ESD防护电路。第6A图到第6C图为本发明同时运用于I/O接合垫与VDD/VSS之间的ESD防护电路的三个实施例;第7图为依据本发明,以空乏型PMOS实施一ESD防护电路图;以及第8图为本发明提供之一ESD防护系统示意图。 |
