| 主权项 |
1.一种半导体装置,使用第1及第2基准电位,在第1动作模式下动作,使用第3及第4基准电位在第2动作模式下动作,使用第5及第6基准电位进行晶圆测试,其特征在于包括:熔线,在上述第1动作模式下被切断,在上述第2动作模式下不被切断;基准电位产生电路,产生上述第1及第3基准电位;接线垫,由外部来输入上述第2及第5基准电位;电位调整装置,由上述第3基准电位来产生上述第4基准电位,由上述第5基准电位来产生上述第6基准电位;第1端子,输出上述第1.第3及第5基准电位;及第2端子,输出上述第2.第4及第6基准电位。2.如申请专利范围第1项所述之半导体装置,其中具有第1开关,使得上述熔线被切断前,由上述接线垫上输入高电位的讯号后,其讯号会从上述第1的端子上输出,由上述接线垫上输入低电位的讯号后,由上述基准电位产生电路所产生之基准电位会由上述第1端子上输出,在熔线被切断后,与上述接线垫上输入的讯号的电位无关,由上述基准电位产生电路所产生之基准电位会由上述第1端子上输出。3.如申请专利范围第1或2项所述之半导体装置,其中具有第2开关,其在上述第2动作模式时被固定在高电位,而上述电位调整装置所产生之基准电位会成为上述第4基准电位。4.如申请专利范围第1项所述之半导体装置,其中具有用来升压第1.第3及第5基准电位之升压电路。5.如申请专利范围第1项所述之半导体装置,其中具有用来降压第1.第3及第5基准电位之降压电路。6.如申请专利范围第5项所述之半导体装置,其中包括:复数记忆体单元与额外记忆体单元,随着上述降压电路输出之电压而动作;及修补装置,将上述复数记忆体单元中之不良记忆体单元以上述额外记忆体单元来取代。7.如申请专利范围第1项所述之半导体装置,其中上述第1动作模式为SSTL模式,而上述第2动作模式为LVTTL模式。8.如申请专利范围第2项所述之半导体装置,其中在上述第1动作模式下,当加上电源时所产生电位会切换之单一脉冲(One Shot)讯号输入后,上述第1开关会对加上电源产生反应。9.一种半导体装置,使用第1及第2基准电位,在第1动作模式下动作,使用第3及第4基准电位在第2动作模式下动作,使用第5及第6基准电位进行晶圆测试,其特征在于包括:熔线,在上述第1动作模式下被切断,在上述第2动作模式下不被切断;以及接线垫,输入在成品状态下之动作确认测试之基准电位、上述第1基准电位及上述第5基准电位。10.一种半导体装置的测试方法,上述半导体装置包括:使用第1及第2基准电位,在第1动作模式下动作,使用第3及第4基准电位在第2动作模式下动作、在上述第1动作模式下被切断,在上述第2动作模式下不被切断之模式切换用熔线、产生上述第1及第3基准电位之基准电位产生电路、由外面输入上述第2基准电位的接线垫、由上述第3基准电位来产生上述第4基准电位之电位调整装置、输出上述第1及第3基准电位之第1端子、输出上述第2及第4基准电位之第2端子、及用上述第1端子所输出之基准电位所产生之电压来动作之复数记忆体单元及额外记忆体(Redundancy)单元及藉由切断将上述复数记忆体单元中之不良的记忆体单元以上述额外记忆体单元来取代之额外记忆体选择用熔线,其特征在于包括:由上述接线垫上输入晶圆测试用之第5基准电位,用上述电位调整装置来自上述第5基准电位来产生晶圆测试用的第6基准电位以进行晶圆测试之步骤;及切断上述模式切换用熔线及对应于上述晶圆测试的结果被判定为不良之记忆体单元之上述额外记忆体选择用熔线之步骤。图式简单说明:[图1]说明本发明中之第1实施例之半导体装置的构造方块图。[图2]同上,说明本发明中之第1实施例之半导体装置的构造方块图。[图3]说明开关SW4构造之电路图。[图4]说明开关SW3构造之电路图。[图5]说明基准电位产生电路1构造之电路图。[图6]说明第1实施例之SSTL模式下测试动作之方块图。[图7]说明第1实施例之SSTL模式下一般动作之方块图。[图8]说明第1实施例之LVTTL模式下测试动作之方块图。[图9]说明第1实施例之LVTTL模式下一般动作之方块图。[图10]说明开关SW3a构造之电路图。[图11]说明单一脉冲讯号PON之讯号图。[图12]说明先前的半导体装置构造之方块图。[图13]同上,说明先前的半导体装置构造之方块图。[图14]说明位址暂存器108.指令及时脉暂存器109及资料输出入暂存器的资料输入处的各输入初段处所设之输入暂存器的构成之电路图。 |
