| 主权项 |
1.一种逻辑闸电路,其包含了有:一个总和器 ,其含有至少两个以上单一位元输入端,及一个有相对应的电导来表示离散加权値的杂讯抑制输入端,该总和器产生该至少两个以上单一位元输入端及该杂讯抑制输入端的二进位输入数値的一个加权値和;以及一个量化器,其被耦合至该总和器,该量化器在其输出端产生了一个二进位输出数値,因此该量化器的输出数値为该加权値和的函数,该杂讯抑制输入端提升了该逻辑闸的杂讯容忍度。2.如申请专利范围第1项所述之逻辑闸电路,该总和器包含一个杂讯抑制逻辑电路,用来发展该杂讯抑制输入。3.如申请专利范围第2项所述之逻辑闸电路,其中一些出现在该至少两个以上单一位元输入端的二进位输入数値,也出现在该杂讯抑制逻辑电路。4.如申请专利范围第2项所述之逻辑闸电路,其中所有出现在该至少两个以上单一位元输入端的二进位输入数値,也出现在该杂讯抑制逻辑电路。5.如申请专利范围第1项所述之逻辑闸电路,其中该离散加权値为一预定値的整数倍。6.如申请专利范围第1项所述之逻辑闸电路,其中该至少两个以上单一位元输入端及该杂讯抑制输入端的每一个均包含了:一个电压源;以及一个电晶体,其被耦合至该电压源上,并且拥有一可供选择的本质电导,该电晶体以一对应的特定二进位输入数値的函数的方式将该电压源耦合至该总和器。7.如申请专利范围第6项所述之逻辑闸电路,其中该电晶体的尺寸大小决定该可供选择的本质电导的値。8.如申请专利范围第6项所述之逻辑闸电路,其中该电晶体选自下列族群:一个p-通道金属氧化物半导体(MOS)电晶体;以及一个n-通道金属氧化物半导体(MOS)电晶体。9.如申请专利范围第6项所述之逻辑闸电路,其中该离散加权値中较大的値对应于该至少两个以上单一位元输入端中有p-通道的MOS电晶体。10.如申请专利范围第1项所述之逻辑闸电路,还包含了一个临限输入端,用来提供一个临限値给该量化器,该二进位输出数値为该加权値和与该临限値两者的关系的一函数。11.如申请专利范围第10项所述之逻辑闸电路,其中该临限値的大小由构成该量化器的至少两个以上电晶体的相对大小来加以决定。12.如申请专利范围第1项所述之逻辑闸电路,其中该量化器包含了一个反相器。13.一种针对二进位数値进行逻辑运算的方法,包含有下列步骤:相对应于至少两个以上单一位元输入及一个杂讯抑制输入、使用电导値来表示离散加权値,以产生该至少两个以上单一位元输入及该杂讯抑制输入的二进位输入数値的一个加权値和;以及产生一个二进位输出数値,其为该加权値和的函数,该杂讯抑制输入提高了该二进位输出数値的产生的的杂讯容忍度。14.如申请专利范围第13项所述之方法,更包含了以一杂讯抑制逻辑电路来发展该杂讯抑制输入。15.如申请专利范围第13项所述之方法,其中该杂讯抑制输入包含了一些该二进位输入数値的组合。16.如申请专利范围第13项所述之方法,其中该杂讯抑制输入包含了所有该二进位输入数値的组合。17.如申请专利范围第13项所述之方法,其中该离散加权値为一预定値的整数倍。18.如申请专利范围第13项所述之方法,其中该使用电导値来表示离散加权値的步骤包含:由一电压源得到一个电压値;以及以一对应的特定二进位输入数値的函数的方式将该电压传送到一个拥有一个可供选择的本质电导的电晶体。19.如申请专利范围第18项所述之方法,其中该电晶体的尺寸大小决定该可供选择的本质电导的値。20.如申请专利范围第18项所述之方法,其中该电晶体选自下列族群:一个p-通道金属氧化物半导体(MOS)电晶体;以及一个n-通道金属氧化物半导体(MOS)电晶体。21.如申请专利范围第18项所述之方法,其中该离散加权値中较大的値对应于该至少两个以上单一位元输入中有p-通道的MOS电晶体。22.如申请专利范围第13项所述之方法,其中该产生一个二进位输出数値的步骤还包含了以该二进位输出数値为该加权値和与该临限値两者的关系的一函数来产生该二进位输出数値。23.如申请专利范围第13项所述之方法,其中该产生一个二进位输出数値的步骤包含了将该加权値和反相。24.一种制造逻辑闸的方法,包含了:提供一个总和器,其含有至少两个以上单一位元输入端,及一个有相对应的电导来表示离散加权値的杂讯抑制输入端,该总和器能产生该至少两个以上单一位元输入端及该杂讯抑制输入端的二进位输入数値的一个加权値和;以及将一个量化器耦合至该总和器,该量化器在其输出端产生了一个二进位输出数値,因此该量化器的输出数値为该加权値和的函数,该杂讯抑制输入端提升了该逻辑闸的杂讯容忍度。25.如申请专利范围第24项所述之方法,该总和器包含一个杂讯抑制逻辑电路,用来发展该杂讯抑制输入。26.如申请专利范围第24项所述之方法,其中一些出现在该至少两个以上单一位元输入端的二进位输入数値,也出现在该杂讯抑制逻辑电路。27.如申请专利范围第24项所述之方法,其中所有出现在该至少两个以上单一位元输入端的二进位输入数値,也出现在该杂讯抑制逻辑电路。28.如申请专利范围第24项所述之方法,其中该离散加权値为一预定値的整数倍。29.如申请专利范围第24项所述之方法,其中该至少两个以上单一位元输入端及该杂讯抑制输入端的每一个均包含了:一个电压源;以及一个电晶体,其被耦合至该电压源上,并且拥有一可供选择的本质电导,该电晶体以一对应的特定二进位输入数値的函数的方式将该电压源耦合至该总和器。30.如申请专利范围第29项所述之方法,其中该电晶体的尺寸大小决定该可供选择的本质电导的値。31.如申请专利范围第29所述之方法,其中该电晶体选自下列族群:一个p-通道金属氧化物半导体(MOS)电晶体;以及一个n-通道金属氧化物半导体(MOS)电晶体。32.如申请专利范围第29项所述之方法,其中该离散加权値中较大的値对应于该至少两个以上单一位元输入端中有p-通道的MOS电晶体。33.如申请专利范围第24项所述之方法,还包含了一个临限输入端,用来提供一个临限値给该量化器,该二进位输出数値为该加权値和与该临限値两者的关系的一函数。34.如申请专利范围第33项所述之方法,其中将该临限値以构成该量化器的至少两个以上电晶体的相对大小来进行编码。35.如申请专利范围第24项所述之方法,其中该量化器包含了一个反相器。36.一种逻辑闸电路,其包含了有:一个总和器,其拥有至少两个以上单一位元输入端,及一个有相对应的电导来表示离散加权値的抗漂浮输入端,该总和器能产生该至少两个以上单一位元输入端及该抗漂浮输入端的二进位输入数値的一个加权値和;以及一个量化器,其被耦合至该总和器,该量化器在其输出端产生了一个二进位输出数値,因此该量化器的输出数値为该加权値和的函数,该抗漂浮输入端防止该加权値和成为漂浮状态。37.如申请专利范围第36项所述之逻辑闸电路,该总和器包含了一个抗漂浮逻辑电路,用来发展该抗漂浮输入。38.如申请专利范围第37项所述之逻辑闸电路,该抗漂浮逻辑电路实现了一个AND逻辑函数。39.如申请专利范围第37项所述之逻辑闸电路,其中一些出现在该至少两个以上单一位元输入端的二进位输入数値,也出现在该抗漂浮逻辑电路。40.如申请专利范围第37项所述之逻辑闸电路,其中所有出现在该至少两个以上单一位元输入端的二进位输入数値,也出现在该抗漂浮逻辑电路。41.如申请专利范围第36项所述之逻辑闸电路,其中该离散加权値为一预定値的整数倍。42.如申请专利范围第36项所述之逻辑闸电路,其中该至少两个以上单一位元输入端及该抗漂浮输入端的每一个均包含了:一个电压源;以及一个电晶体,其被耦合至该电压源上,并且拥有一可供选择的本质电导,该电晶体以一对应的特定二进位输入数値的函数的方式将该电压源耦合至该总和器。43.如申请专利范围第42项所述之逻辑闸电路,其中该电晶体的尺寸大小决定该可供选择的本质电导的値。44.如申请专利范围第42项所述之逻辑闸电路,其中该电晶体选自下列族群:一个p-通道金属氧化物半导体(MOS)电晶体;以及一个n-通道金属氧化物半导体(MOS)电晶体。45.如申请专利范围第42项所述之逻辑闸电路,其中该离散加权値中较大的値对应于该至少两个以上单一位元输入端中有p-通道的MOS电晶体。46.如申请专利范围第36项所述之逻辑闸电路,更包含了一个临限输入端,用来提供一个临限値给该量化器,该二进位输出数値为该加权値和与该临限値两者的关系的一函数。47.如申请专利范围第46项所述之逻辑闸电路,其中该临限値的大小由构成该量化器的至少两个以上电晶体的相对大小来加以决定。48.如申请专利范围第36项所述之逻辑闸电路,该量化器包含了一个反相器。49.一种针对二进位数値进行逻辑运算的方法,包含有下列步骤:相对应于至少两个以上单一位元输入及一个抗漂浮输入、使用电导値来表示离散加权値,以产生该至少两个以上单一位元输入及该抗漂浮输入的二进位输入数値的一个加权値和;以及产生一个二进位输出数値,其为该加权値和的函数,该抗漂浮输入防止该加权値和成为漂浮状态。50.如申请专利范围第49项所述之方法,更包含了以一抗漂浮逻辑电路来发展该抗漂浮输入。51.如申请专利范围第49项所述之进行逻辑运算的方法,其中该抗漂浮逻辑电路实现了一个AND逻辑函数。52.如申请专利范围第49项所述之方法,其中该抗漂浮输入包含了一些该二进位输入数値的组合。53.如申请专利范围第49项所述之方法,其中该抗漂浮输入包含了所有该二进位输入数値的组合。54.如申请专利范围第49项所述之方法,其中该离散加权値为一预定値的整数倍。55.如申请专利范围第49项所述之方法,其中该使用电导値来表示离散加权値的步骤包含:由一电压源得到一个电压値;以及以一对应的特定二进位输入数値的函数的方式将该电压传送到一个拥有一个可供选择的本质电导的电晶体。56.如申请专利范围第55项所述之方法,其中该电晶体的尺寸大小决定该可供选择的本质电导的値。57.如申请专利范围第55项所述之方法,其中该电晶体选自下列族群:一个p-通道金属氧化物半导体(MOS)电晶体;以及一个n-通道金属氧化物半导体(MOS)电晶体。58.如申请专利范围第55项所述之方法,其中该离散加权値中较大的値对应于该至少两个以上单一位元输入中有p-通道的MOS电晶体。59.如申请专利范围第49项所述之方法,其中该产生一个二进位输出数値的步骤还包含了以该二进位输出数値为该加权値和与该临限値两者的关系的一函数来产生该二进位输出数値。60.如申请专利范围第49项所述之方法,其中该产生一个二进位输出数値的步骤包含了将该加权値和反相。61.一种制造逻辑闸的方法,包含了:提供一个总和器,其含有至少两个以上单一位元输入端,及一个有相对应的电导来表示离散加权値的抗漂浮输入端,该总和器能产生该至少两个以上单一位元输入端及该抗漂浮输入端的二进位输入数値的一个加权値和;以及将一个量化器耦合至该总和器,该量化器在其输出端产生了一个二进位输出数値,因此该量化器的输出数値为该加权値和的函数,该抗漂浮输入端防止该加权値和成为漂浮状态。62.如申请专利范围第61项所述之方法,该总和器包含一个抗漂浮逻辑电路,用来发展该抗漂浮输入。63.如申请专利范围第61项所述之方法,其中该抗漂浮逻辑电路实现了一个AND逻辑函数。64.如申请专利范围第61项所述之方法,其中一些出现在该至少两个以上单一位元输入端的二进位输入数値,也出现在该杂讯抑制逻辑电路。65.如申请专利范围第61项所述之方法,其中所有出现在该至少两个以上单一位元输入端的二进位输入数値,也出现在该杂讯抑制逻辑电路。66.如申请专利范围第61项所述之方法,其中该离散加权値为一预定値的整数倍。67.如申请专利范围第61项所述之方法,其中该至少两个以上单一位元输入端及该抗漂浮输入端的每一个均包含了:一个电压源;以及一个电晶体,其被耦合至该电压源上,并且拥有一可供选择的本质电导,该电晶体以一对应的特定二进位输入数値的函数的方式将该电压源耦合至该总和器。68.如申请专利范围第67项所述之方法,其中该电晶体的尺寸大小决定该可供选择的本质电导的値。69.如申请专利范围第67项所述之方法,其中该电晶体选自下列族群:一个p-通道金属氧化物半导体(MOS)电晶体;以及一个n-通道金属氧化物半导体(MOS)电晶体。70.如申请专利范围第67项所述之方法,其中该离散加权値中较大的値对应于该至少两个以上单一位元输入端中有p-通道的MOS电晶体。71.如申请专利范围第61项所述之方法,其中该量化器还包含了一个临限输入端,用来提供一个临限値给该量化器,该二进位输出数値为该加权値和与该临限値两者的关系的一函数。72.如申请专利范围第71项所述之方法,其中将该临限値以构成该量化器的至少两个以上电晶体的相对大小来进行编码。73.如申请专利范围第61项所述之方法,其中该量化器包含了一个反相器。74.一种加法器电路,其包含了有:复数个逻辑闸,用来产生一个进位输出位元,该复数的逻辑闸每个皆包含有:一个总和器,其拥有至少两个以上单一位元输入端,及有相对应的电导来表示离散加权値的一个杂讯抑制输入端、一个抗漂浮输入端,该总和器产生该至少两个以上单一位元输入端、该杂讯抑制输入端,及该抗漂浮输入端的二进位输入数値的一个加权値和;以及一个量化器,其被耦合至该总和器,该量化器在其输出端产生了一个二进位输出数値,因此该量化器的输出数値为该加权値和的一函数,该杂讯抑制输入端提升了该逻辑闸的杂讯容忍度;该抗漂浮输入端防止该逻辑闸成为漂浮状态。75.如申请专利范围第74项所述之加法器电路,其中该复数个逻辑闸中至少有些逻辑闸含有第一个、第二个、第三个,及第四个单一位元输入端,其分别有相对应于1.1.2.2的离散加权値。76.如申请专利范围第74项所述之加法器电路,还包含了一个用来产生至少一个整组进位产生位元的电路。77.一种加法运算的方法,其包含了:以复数个逻辑闸来产生一个进位输出位元,该复数个逻辑闸每个皆包含有:一个总和器,其拥有至少两个以上单一位元输入端,及有相对应的电导来表示离散加权値的一个杂讯抑制输入端、一个抗漂浮输入端,该总和器产生该至少两个以上单一位元输入端、该杂讯抑制输入端,及该抗漂浮输入端的二进位输入数値的一个加权値和;以及一个量化器,其被耦合至该总和器,该量化器在其输出端产生了一个二进位输出数値,因此该量化器的输出数値为该加权値和的一函数,该杂讯抑制输入端提升了该逻辑闸的杂讯容忍度;该抗漂浮输入端防止该逻辑闸成为漂浮状态。78.如申请专利范围第77项所述之方法,其中该复数个逻辑闸中至少有些逻辑闸含有第一个、第二个、第三个,及第四个单一位元输入端,其分别有相对应于1.1.2.2的离散加权値。79.一种制造加法器电路的方法,其包含了有:将复数个逻辑闸组合以用来产生一个进位输出位元,该复数个逻辑闸每一个皆包含有:一个总和器,其拥有至少两个以上单一位元输入端,及有相对应的电导来表示离散加权値的一个杂讯抑制输入端、一个抗漂浮输入端,该总和器产生该至少两个以上单一位元输入端、该杂讯抑制输入端,及该抗漂浮输入端的二进位输入数値的一个加权値和;以及一个量化器,其被耦合至该总和器,该量化器在其输出端产生了一个二进位输出数値,因此该量化器的输出数値为该加权値和的一函数,该杂讯抑制输入端提升了该逻辑闸的杂讯容忍度;该抗漂浮输入端防止该逻辑闸成为漂浮状态。80.如申请专利范围第79项所述之方法,其中该复数个逻辑闸中至少有些逻辑闸含有第一个、第二个、第三个,及第四个单一位元输入端,其分别有相对应于1.1.2.2的离散加权値。图式简单说明:图1所示为根据本发明技术建构而成的逻辑闸电路实体示意图;图2所示为根据本发明技术建构而成的可容忍杂讯的电导基础逻辑闸电路实体示意图;图3A所示为根据本发明技术的抗漂浮逻辑电路所建构而成的可容忍杂讯的电导基础逻辑闸电路实体示意图;图3B所示为根据本发明技术建构而成的抗漂浮逻辑电路实体示意图;图4所示为根据本发明技术建构而成的可容忍杂讯的电导基础逻辑闸电路实体示意图;图5所示为根据本发明技术建构而成的另一可容忍杂讯的电导基础逻辑闸电路实体一般化示意图。 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