Layout structure of conductive layer pattern in semiconductor device for improving alignment margin between the pattern and contact hole thereunder

摘要

그 하부에 형성되는 콘택홀을 통해 소정의 전도성 영역과 전기적으로 연결되는 도전층 패턴을 구비하는 반도체 장치의 패턴 레이아웃 구조가 개시되어 있다. 도전층 패턴은 일 측면과 상기 일 측면에 대응되는 타 측면의 폭들이 서로 다른 크기를 갖는 레이아웃으로 설계된다. 동일한 메모리 셀 면적 내에서 캐패시터의 스토리지 전극과 그 하부 콘택홀 간의 얼라인먼트 마진을 증가시킴으로써, 콘택홀 영역의 상부에서 스토리지 전극의 패턴 불량을 방지할 수 있다.