| 主权项 |
1.一种绝缘层上有矽(SOI)之二极体,其至少包括: 一基底; 一绝缘层,系形成于该基底上; 二浅沟槽隔离区,系形成于该绝缘层上;及 一PN接合二极体,系由具有一第一导电性之一第一 井及与之相邻具有一第二导电性之一第二井形成, 其中该第一导电性为N型及P型中任一导电型,该第 二导电性与该第一导电性电性相反,且该第一井与 该第二井系形成于该二浅沟槽隔离区之间之该绝 缘层上,一具有该第一导电性之一第一重掺杂扩散 区系形成于该第一井与一该浅沟槽隔离区相邻之 一顶角处,以及一具有该第二导电性之一第二重掺 杂扩散区系形成于该第二井与另一该浅沟槽隔离 区相邻之一顶角处。2.如申请专利范围第1项之绝 缘层上有矽之二极体,其中上述之绝缘层系由一二 氧化矽层形成。3.如申请专利范围第1项之绝缘层 上有矽之二极体,其中一似MOS闸极系形成于该第一 井与该第二井上方,该似MOS闸极包括一介电层、一 导电层及三介电质间隙壁,其中该导电层系形成于 该介电层上方,而该二介电质间隙壁系分别形成于 该似MOS闸极之每一侧,并且该第一重掺杂扩散区及 该第二重掺杂扩散区系分别自行对准于该似MOS闸 极之每一侧。4.如申请专利范围第3项之绝缘层上 有矽之二极体,其中上述之似MOS闸极包括一第三重 掺杂扩散区及一第四重掺杂扩散区,该第三重掺杂 扩散区与该第四重掺杂扩散区系互相短路导通,并 且该第一重掺杂扩散区与该第二重掺杂扩散区系 分别自行对准于该第三重掺杂扩散区与该第四重 掺杂扩散区。5.如申请专利范围第3项之绝缘层上 有矽之二极体,其中上述之第一重掺杂扩散区与第 二重掺杂扩散区系形成于该绝缘层上,并且分别介 于一该浅渠沟槽隔离区与该第一井之间,以及介于 另一该浅沟槽隔离区与该第二井之间。6.一种绝 缘层上有矽之二极体,其至少包括: 一基底; 一绝缘层,系形成于该基底上; 二浅沟槽隔离区,系形成于该绝缘层上; 一PN接合二极体,系由具有一第一导电性之一第一 井及与之相邻之具有一第二导电性之一第二井形 成,其中该第一导电性系为P型及N型中任一导电性, 该第二导电性系与该第一导电性相反,且该第一井 与该第二井系形成于该二浅沟槽隔离区之间,该第 一井相邻于一该浅沟槽隔离区之一顶角处形成具 有该第一导电性之一第一轻掺杂扩散区,该第二井 相邻于另一该浅沟槽隔离区之一顶角处形成具有 该第二导电性之一第二轻掺杂扩散区;及 一似MOS闸极,系形成于该第一井与该第二井上方, 该似MOS闸极包括一介电层、一导电层及二介电质 间隙壁,该导电层系形成于该介电层上方,该二介 电质间隙壁系分别形成于该似MOS闸极之每一侧,其 中该导电层包括具有该第一导电性之一第三轻掺 杂扩散区与一具有该第二导电性之一第四轻掺杂 扩散区,该第三轻掺杂扩散区系与该第四轻掺杂扩 散区短路导通,并且该第一轻掺杂扩散区及该第二 轻掺杂扩散区系分别自行对准于该第三轻掺杂扩 散区与该第四轻掺杂扩区。7.如申请专利范围第6 项之绝缘层上有矽之二极体,其中上述之绝缘层系 由一二氧化矽层形成。8.如申请专利范围第6项之 绝缘层上有矽之二极体,其中更包含具有该第一导 电性之一第五重掺杂扩散区于该第一轻掺杂扩散 区与一该浅渠沟槽隔离区之间之该第一井上,及具 有该第二导电性之一第六重掺杂扩散区于该第二 轻掺杂扩散区与另一该浅沟槽隔离区之间之该第 二井上。9.一种I/O静电放电保护电路,其保护一绝 缘层上有矽之积体电路,该静电放电保护电路至少 包括: 一导电性垫,系形成于该绝缘层上; 一导线,系形成于该绝缘层上,该导线直接连接该 导电性垫于一第一节点; 一第一电压供应列,系形成于该绝缘层上; 一第二电压供应列,系形成于该绝缘层上; 一第一主要二极体,系形成于该绝缘层上,并连接 于该第一节点与该第一电压供应列之间; 一第二主要二极体,系形成于该绝缘层上,并连接 于该第一节点与该第二电压供应列之间; 复数个第一二极体,系形成于该绝缘层上,并连接 于该第一节点与该第一电压供应列之间,该等二极 体系与该第一主要二极体之方向相反;及 复数个第二二极体,系形成于该绝缘层上,并连接 于该第一节点与该第二电压供应列之间,该等二极 体之方向系相反于该第之主要二极体之方向。10. 如申请专利范围第9项之静电放电保护电路,其中 上述之第一节点直接连接至该积体电路之一输出 缓冲。11.如申请专利范围第9项之静电放电保护电 路,更包含一电阻形成于该绝缘层上,并且耦合于 该第一节点与一第二节点之间,其中该第二节点系 位于该积体电路之一输入缓冲与该电阻之间。12. 如申请专利范围第9项之静电放电保护电路,其中 上述之所有二极体系由申请专利范围第1至8项中 任一项之该绝缘层上有矽之二极体形成。13.一种 静电放电保护电路,其保护绝缘层上有矽之积体电 路,该静电放电保护电路至少包括: 一导电性垫,系形成于该绝缘层上; 一导线,系形成于该绝缘层上,该导线直接连接该 导电性垫于一第一节点; 一第一电压供应列,系形成于该绝缘层上; 一第二电压供应列,系形成于该绝缘层上; 一第一主要二极体,系形成于该绝缘层上,并连接 于该第一节点与该第一电压供应列之间; 一第二主要二极体,系形成于该绝缘层上,并连接 于该第一节点与该第二电压供应列之间; 一静电放电箝制电路,系形成于该绝缘层上,并连 接于该第一电压供应列与该第二电压供应列之间; 一电阻,系形成于该绝缘层上,并连接于该第一节 点与一耦合于该积体电路之一部份的一第二节点 之间;及 一N通道电晶体,系形成于该绝缘层上,该N通道电晶 体之一闸极及一源极皆连接于该第二电压供应列, 并且该N通道电晶体之一汲极系连接于该第二节点 。14.如申请专利范围第13项之静电放电保护电路, 其中上述之静电放电保护电路包括复数个串联二 极体,该等二极体之方向系相反于该第一主要二极 体与该第二主要二极体之方向。15.如申请专利范 围第13项之静电放电保护电路,更包含一第三主要 二极体及一第四主要二极体,其中该第三主要二极 体系形成于该绝缘层上,并连接于该第一主要二极 体与该第一电压供应列之间,而该第四主要二极体 系形成于该绝缘层上,并连接于该第二主要二极体 与该第二电压供应列之间。16.如申请专利范围第 15项之静电放电保护电路,其中上述之静电放电保 护电路包含复数个串联二极体,该等二极体之方向 系相反于该第一主要二极体与该第二主要二极体 之方向。17.如申请专利范围第15项之静电放电保 护电路,更包含一第五主要二极体及一第六主要二 极体,其中该第五主要二极体系形成于该绝缘层上 ,并连接于该第三主要二极体与该第一电压供应列 之间,而该第六主要二极体系形成于该绝缘层上, 并连接于该第四主要二极体与该第二电压供应列 之间。18.如申请专利范围第17项之静电放电保护 电路,其中上述之静电放电箝制电路包含复数个串 联二极体,该等二极体之方向系相反于该第一主要 二极体与该第二主要二极体之方向。19.如申请专 利范围第13项之静电放电保护电路,其中上述之所 有二极体系由申请专利范围第1至8项中任一项之 该绝缘层上有矽之二极体形成。图式简单说明: 第一图为一习知SOI多晶矽界定(polysilicon-bounded)具 闸极之二极体(Lubistor)之截面示意图; 第二图为本发明所提出之二极体之截面示意图,其 PN接合处系位于闸极下方之中间区域; 第三图为本发明所提出之另一型多晶矽二极体构 造之截面示意图,其PN接合处系位于闸极下方之中 间区域; 第四图为本发明形成于一SOI晶片上具有源极/汲极 植入区之一多晶矽二极体构造,其PN接合处位于闸 极下方之中间区域; 第五图为一为本发明所提出之一SOI完全占据型( fully-depleted)多晶矽界定之具闸极二极体; 第六图为为本发明所提出之又另一型具闸极堆叠 二极体之截面示意图,其PN接合处位于闸极下方之 中间区域; 第七图为本发明所提出之无闸极接合二极体之截 面示意图,其PN接合处位于其中间区域; 第八图及第九图为根据第二图至第七图之具体实 施例之I/O输出入脚位之SOI静电放电保护电路之示 意图; 第十图及第十一图为根据第二图至第七图之具体 实施例之SOI静电放电保护电路之示意图;及 第十二图及第十三图分别为第十图及第十一图之 变化例。 |
