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<p>본 발명은 고유전율 게이트 절연막 형성 공정에 관한 것으로, a) 실리콘 웨이퍼 상에 계면 불활성화층을 형성시키는 단계; b) 고유전율 절연막을 증착시키는 단계; 및 c) 레이저를 조사하는 단계를 포함하며, 이때, 상기 불활성화층 또는 절연막의 일부를 블러킹한 후 레이저를 조사함으로써 블러킹 되지 않은 부분의 두께를 증가시키는 것을 특징으로 하는, 부분적으로 상이한 두께를 지닌 고유전율 게이트 절연막의 제조방법에 따르면, 메모리와 LOGIC이 동시에 형성되어 있는 혼재칩을 효율적으로 제조할 수 있다.</p> |
