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<p>전기신호의 논리상태를 저장 가능한 복수개의 메모리 셀 코어가 N개의 행과 M개의 열로 배열되어 있는 메모리 셀 어레이와, 행 또는 열로 배열되어 있는 각 메모리 셀 코어의 어드레스와 비트 라인의 인에이블을 통해 해당 셀 코어에 저장되어 잇는 데이터의 리딩 또는 라이팅 동작을 수행할 수 있는 메모리 구조에 관한 것으로 특히, 메모리 셀 어레이의 어드레스 라인은 소정개수씩 묶어 하나의 군으로 형성하고 각 군을 대표하는 메인 어드레스 라인과 각 군을 형성하는 어드레스 라인들을 해당 메인 어드레스 라인의 서브 어드레스 라인으로 형성하고, 특정 제어시스템으로부터 어드레스 데이터를 입력받아 상기 메인 어드레스 라인을 억세스하며 억세스되어진 메인 어드레스 라인에 속하는 서브 어드레스 라인을 선택하는 것을 특징으로 하는 열 경로에서의 파이프라인 구조를 갖는 메모리를 제공하여 어드레스 디코딩 동작과 셀코어에서의 동작을 분리할 수 있으며, 어드레스 다중화 방식을 그대로 사용하여 기존의 시스템과 호환성을 유지할 수 있다.</p> |
